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ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP

PRODUCTION DATA

封裝選項(xiàng)

機(jī)械數(shù)據(jù) (封裝 | 引腳)

ALR|144
- MPBGAW0C

散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)

訂購信息

6.3.4 時(shí)鐘

器件時(shí)鐘子系統(tǒng)的輸入包括兩個(gè)時(shí)鐘輸入（CLK± 和 SE_CLK）和一個(gè)同步信號(hào) (SYSREF±)。通過將 PLL_EN 引腳設(shè)置為高電平，可以選擇使用內(nèi)部鎖相環(huán) (PLL) 和壓控振蕩器 (VCO) 從低頻基準(zhǔn)生成 ADC 采樣時(shí)鐘。采樣時(shí)鐘 PLL 被稱為轉(zhuǎn)換器 PLL (C-PLL)。C-PLL 基準(zhǔn)可提供給 CLK± 差分輸入或 SE_CLK 單端輸入。通過將 PLLREF_SE 引腳設(shè)置為高電平來選擇單端 C-PLL 基準(zhǔn)輸入。為了獲得最佳性能，當(dāng) PLL_EN 和 PLLREF_SE 保持為低電平時(shí)，可以繞過內(nèi)部 C-PLL，并直接向 CLK± 輸入提供采樣時(shí)鐘。請注意，如果 C-PLL 被禁用，則不能使用 SE_CLK。當(dāng)啟用 PLL 時(shí)，可以通過 PLLREFO±LVDS 輸出將 C-PLL 基準(zhǔn)時(shí)鐘發(fā)送至 FPGA 或 ASIC 或相鄰器件。通過 CLKCFG[1:0] 引腳或通過 SPI 啟用后，可以在 ORC 和 ORD 中輸出 PLLREFO 的兩個(gè)額外副本或分頻副本。如果 CMOS 控制引腳（PLL_EN、CLKCFG0 和 CLKCFG1）設(shè)置適當(dāng)且 PD 保持為低電平，則 PLLREFO 以及 ORC 和 ORD 時(shí)鐘輸出在器件上電時(shí)可用。將 PD 切換為高電平以給器件斷電時(shí)，也會(huì)給時(shí)鐘輸出斷電。

此外，串行器/解串器塊包含一個(gè)稱為 S-PLL 的 PLL，該 PLL 從 ADC 采樣時(shí)鐘生成串行器/解串器輸出時(shí)鐘。S-PLL 生成的時(shí)鐘可進(jìn)行分頻，并從 TRIGOUT±LVDS 輸出端輸出，然后發(fā)送到 FPGA 或 ASIC 給串行器/解串器接收器計(jì)時(shí)。由所選的時(shí)鐘輸入（CLK±或 SE_CLK）捕獲 SYSREF 信號(hào)。SYSREF 窗口化塊用于測量和優(yōu)化 SYSREF 信號(hào)相對于所選時(shí)鐘輸入的設(shè)置和保持時(shí)序。SYSREF 窗口化放寬了外部信號(hào)的時(shí)序要求。圖 6-3 展示了時(shí)鐘子系統(tǒng)。

圖 6-3 時(shí)鐘子系統(tǒng)

PLL 啟用時(shí)將 C-PLL 生成的時(shí)鐘或 PLL 禁用時(shí)將提供給 CLK± 的時(shí)鐘用作 ADC 內(nèi)核的采樣時(shí)鐘，并且給數(shù)字處理和串行器 S-PLL 計(jì)時(shí)。無論啟用還是禁用 PLL，均使用低噪聲（低抖動(dòng)）時(shí)鐘輸入，以保持 ADC 內(nèi)的高信噪比 (SNR)。