ZHCSTG4A October 2023 – April 2025 ADC12DJ5200-SEP
PRODUCTION DATA
器件的器件時鐘（采樣時鐘）輸入路徑上包含一個稱為 tAD 調(diào)整的延遲調(diào)整，可用于移動器件內(nèi)的采樣實例，以便在多個器件之間對齊采樣實例或用于多個器件的外部交錯。此外，tAD 調(diào)整可用于自動 SYSREF 校準以簡化同步；請參閱自動 SYSREF 校準部分?？讖窖舆t調(diào)節(jié)的實現(xiàn)方式不會向時鐘路徑添加額外的噪聲，但由于內(nèi)部時鐘路徑衰減，在 TAD_COARSE 為較大值時可能會略微減少孔徑抖動 (tAJ)?？讖蕉秳拥臏p少可以導致高輸入頻率下 SNR 略有下降（請參閱開關特性表中的 tAJ）。使用 DEVCLK 時序調(diào)整斜坡控制寄存器中的 TAD_INV、TAD_COARSE 和 TAD_FINE 對此特性進行編程。設置 TAD_INV 會使輸入時鐘反相，從而產(chǎn)生等于時鐘周期一半的延遲。表 6-5 總結(jié)了 TAD_COARSE 和 TAD_FINE 可變模擬延遲的步長和范圍。所有三個延遲選項都是獨立的，可結(jié)合使用。器件內(nèi)的所有時鐘都按照設定的 tAD 調(diào)整量進行移位，這會導致 JESD204C 串行輸出的時序移位并影響 SYSREF 的采集。
| 調(diào)整參數(shù) | 調(diào)整步長 | 延遲設置 | 最大延遲 |
|---|---|---|---|
| TAD_INV | 1 / (fCLK × 2) | 1 | 1 / (fCLK × 2) |
| TAD_COARSE | 請參閱開關特性表中的 tTAD(STEP) | 256 | 請參閱開關特性表中的 tTAD(MAX) |
| TAD_FINE | 請參閱開關特性表中的 tTAD(STEP) | 256 | 請參閱開關特性表中的 tTAD(MAX) |
為了保持轉(zhuǎn)換器之間的時序?qū)R，必須提供穩(wěn)定且匹配的電源電壓和器件溫度。
在正常運行期間可以動態(tài)更改孔徑延遲調(diào)整，但可能會導致 JESD204C 數(shù)據(jù)鏈路的短暫翻轉(zhuǎn)。使用 TAD_RAMP 來降低 JESD204C 鏈路失去同步的可能性；請參閱孔徑延遲斜坡控制 部分。