納米功率工藝的目標(biāo)可能與高性能深亞微米技術(shù)的目標(biāo)相沖突，后者優(yōu)先考慮速度和柵極密度，而非降低 I_Q。盡管工藝技術(shù)可能有所不同，但絕大多數(shù)漏電都來自大型數(shù)字電路、存儲器和高功率 FET。常開電路的精度往往受限于控制電阻器和電容器等元件的能力以及晶體管之間的不匹配。如果沒有合適的組件來解決常開電路的泄漏和控制問題，則會體現(xiàn)在溫度范圍內(nèi) I_Q 與 I_SHDN 之比典型的大而差。具有適當(dāng)組件的專用低功耗工藝技術(shù)可以帶來明顯的制造優(yōu)勢。

一項(xiàng)根本性的挑戰(zhàn)是可靠地運(yùn)行在亞閾區(qū)域偏置的元件。閾值電壓 (V_T) 隨機(jī)不匹配度增加是一個(gè)常見的問題。圖 9 顯示了文獻(xiàn)報(bào)道的一種機(jī)制，該機(jī)制使晶體管邊緣的淺槽隔離 (STI) 中的氧化物變薄，從而使隨機(jī)不匹配度增加。圖 9 所示的并聯(lián)低 V_T 邊緣晶體管有意使目標(biāo)晶體管的 V_T 失真，從而導(dǎo)致大多數(shù)基本模擬電路（如差分對和電流鏡）出現(xiàn)更高的隨機(jī)不匹配。這些不匹配會隨著溫度降低輸出電壓或模式控制精度，這可以在數(shù)據(jù)表中清楚地觀察到。