ZHCSNI1A December 2023 – February 2025 LMK5C33414A
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅(qū)動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.2.2.1 獨立 DPLL 運行模式
在獨立 DPLL 運行模式期間，各個 DPLL 可以根據(jù)需要選擇基準(zhǔn)輸入 (INx)。各個 DPLL 可以共享同一個基準(zhǔn)，或者各自選擇不同的基準(zhǔn)。啟動時，每個 APLL 會在初始化后鎖定到 XO 輸入并以自由運行模式運行。當(dāng)檢測到有效的 DPLL 基準(zhǔn)輸入時，各個 DPLL 就會根據(jù)基準(zhǔn)優(yōu)先級開始鎖獲取。DPLL 中的 TDC 會將所選基準(zhǔn)輸入時鐘的相位與來自相應(yīng) VCO 的 FB 分頻器時鐘進行比較，并生成一個與相位誤差對應(yīng)的數(shù)字校正字。此校正字由數(shù)字環(huán)路濾波器 (DLF) 進行濾波，而 DLF 輸出會調(diào)整 APLL N 分頻器分子以將 VCO 頻率鎖定到基準(zhǔn)輸入。
由于每個 DPLL 可以在此模式下獨立工作，DPLL 可以鎖定或解鎖，不會影響其他通道。
選擇 XO 輸入頻率時，TI 建議避免比率接近整數(shù)或半整數(shù)邊界以更大限度減少雜散噪聲。妥善做法是選擇一個 XO 輸入頻率，使 APLL 分數(shù) N 分頻比 (NUM/DEN) 介于 0.125 至 0.45 之間和 0.55 至 0.875 之間。選擇頻率更高的 XO 可以獲得更好的抖動性能，對于 BAW APLL 和 APLL2 輸出而言更是如此。當(dāng) XO 頻率或相位噪聲性能較差時，將 BAW APLL 輸出級聯(lián)到 APLL2 或 APLL1。
圖 8-3 DPLL 獨立模式