LMK3H0102-Q1 各方面的設(shè)計(jì)都很簡(jiǎn)單，并且提供了軟件支持來協(xié)助進(jìn)行頻率規(guī)劃和器件編程。該設(shè)計(jì)過程簡(jiǎn)單概述了這一過程。

1. 頻率規(guī)劃
   1. 設(shè)計(jì) LMK3H0102-Q1 配置的第一步是確定生成所需輸出頻率所需的 FOD 頻率。該過程如下：
      1. 如果輸出頻率大于 200MHz，則兩個(gè)頻率必須相同，并且不能使用 SSC。如果頻率不同，或者需要 SSC，則該器件無法支持此頻率計(jì)劃。
         • 如果兩個(gè)頻率相同且大于 200MHz，則必須啟用邊緣組合器，F(xiàn)OD 分頻器值必須匹配，并且 REF_CLK（如果使用）可以來自任一 FOD。
      2. 如果兩個(gè)輸出頻率相同，并且具有相同的 SSC 設(shè)置（即均使用 SSC 或均不使用 SSC），則僅需要 1 個(gè) FOD。
      3. 如果兩個(gè)輸出頻率不同，但具有相同的 SSC 設(shè)置，則輸出可以共享一個(gè) FOD 以節(jié)省電流。如果兩個(gè)頻率都可以通過將單個(gè)有效 FOD 頻率除以通道分頻器選項(xiàng)來生成，則可以禁用第二個(gè) FOD。否則，必須使用兩個(gè) FOD。如果兩個(gè)輸出都需要 SSC，則 LMK3H0102-Q1 器件無法支持該頻率計(jì)劃。
      4. 如果一個(gè)輸出需要 SSC，而另一個(gè)輸出不需要 SSC，則 SSC 輸出必須使用 FOD0，非 SSC 輸出必須使用 FOD1。
   2. 如果使用 SSC，請(qǐng)確定應(yīng)用是否需要預(yù)配置的向下展頻調(diào)制、自定義向下展頻調(diào)制或中心展頻調(diào)制。如果需要自定義配置，請(qǐng)按照展頻時(shí)鐘 中概述的步驟進(jìn)行操作。
   3. 設(shè)置數(shù)字時(shí)鐘分頻器，使數(shù)字時(shí)鐘頻率盡可能接近 50MHz。
   4. 確定 REF_CTRL 引腳功能。如果將其用作附加 LVCMOS 基準(zhǔn)時(shí)鐘，請(qǐng)驗(yàn)證是否可以根據(jù) FOD0 和 FOD1 頻率生成所需頻率，因?yàn)?REF_CLK 輸出的分頻器范圍僅為 /2、/4 或 /8。
      1. 請(qǐng)記住，如果在 FOD0 上使用 SSC，并且 REF_CLK 源是 FOD0，則該輸出現(xiàn)在也具有 SSC。
2. 設(shè)置輸出格式
   1. 所需的輸出格式基于系統(tǒng)中所需的時(shí)鐘格式。對(duì)于 PCIe 應(yīng)用，這通常是 100MHz LP-HCSL 時(shí)鐘。必須選擇內(nèi)部端接電阻值，使其阻抗與接收器的輸入阻抗相匹配。請(qǐng)注意，交流 LVDS 和直流 LVDS 的端接方案不同 - 交流 LVDS 接收器需要 LMK3H0102-Q1 提供交流 LVDS 輸出。
   2. 對(duì)于差分輸出，壓擺率是可選的，從最慢范圍（1.4V/ns 至 2.7V/ns）到最快范圍（2.3V/ns 至 3.5V/ns）。
   3. 對(duì)于任一端接方案的 LP-HCSL 輸出，振幅可在 625mV 和 950mV 之間選擇。
   4. 對(duì)于 LVCMOS 輸出，P 相和 N 相可以同相、反相或單獨(dú)啟用或禁用。這允許在 OUT0、OUT1 和 REF_CTRL 引腳之間生成最多 5 個(gè) LVCMOS 時(shí)鐘。
      1. 對(duì)于 LVCMOS 輸出，如果 VDD 為 1.8V 或 2.5V，則 VDDO_x 電壓必須與 VDD 電壓相匹配。
3. 輸出啟用行為
   1. 輸出啟用引腳默認(rèn)為低電平有效，并通過一個(gè)內(nèi)部下拉電阻器連接至 GND。如果不需要此功能，則可以將 OE_PIN_POLARITY 設(shè)置為“0”，以將 OE 引腳的行為更改為高電平有效。如果執(zhí)行了該操作，則內(nèi)部下拉電阻器會(huì)被禁用，并使用一個(gè)連接至 VDD 的內(nèi)部上拉電阻器。
   2. 確定兩個(gè)輸出均被禁用是否意味著器件進(jìn)入低功耗模式。雖然這能夠節(jié)省電流，但對(duì)于時(shí)鐘必須快速重新開啟的任何應(yīng)用（例如 PCIe 時(shí)鐘），不建議使用低功耗模式。

對(duì)于 PCIe 示例，需要進(jìn)行以下設(shè)置：

1. 一個(gè) FOD 可用于生成兩個(gè) LP-HCSL 輸出。因此，F(xiàn)OD0 可設(shè)置為具有 200MHz 的輸出頻率，通道分頻器 0 設(shè)置為 2 分頻?；蛘?，F(xiàn)OD0 可以通過四分頻器設(shè)置為 400MHz。兩種配置均有效。兩個(gè)輸出驅(qū)動(dòng)器都選擇通道分頻器 0，并且都設(shè)置為 LP-HCSL。
   1. DIG_CLK_N_DIV 必須設(shè)置為 2 才能正確設(shè)置狀態(tài)機(jī)時(shí)鐘。狀態(tài)機(jī)時(shí)鐘必須盡可能接近 50MHz 而不超過該頻率。方程式 9 展示了數(shù)字狀態(tài)機(jī)頻率、CH0_FOD_SEL 多路復(fù)用器選擇的頻率以及 DIG_CLK_N_DIV 字段之間的關(guān)系。僅當(dāng)器件處于低功耗狀態(tài)時(shí)，才寫入 DIG_CLK_N_DIV 字段。
2. FOD0 可用于生成 25MHz LVCMOS 時(shí)鐘，200MHz / 8 = 25MHz。REF_CLK 分頻器選項(xiàng)為 2、4 或 8 分頻。因此，REF_CLK_DIV 必須設(shè)置為 3 才能實(shí)現(xiàn) 8 分頻。

其中，F(xiàn)_DIG 是數(shù)字狀態(tài)機(jī)時(shí)鐘頻率，而 F_{CH0_FOD_SEL} 是 CH0_FOD_SEL 多路復(fù)用器選擇的頻率