ZHCSK34C July 2020 – July 2025 CDCE6214-Q1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 引腳配置和功能
-
5 規(guī)格
- 5.1 絕對最大額定值
- 5.2 ESD 等級
- 5.3 建議運(yùn)行條件
- 5.4 熱性能信息
- 5.5 EEPROM 特性
- 5.6 基準(zhǔn)輸入，單端特性
- 5.7 基準(zhǔn)輸入，差分特性
- 5.8 基準(zhǔn)輸入，晶體模式特性
- 5.9 通用輸入特性
- 5.10 三電平輸入特性
- 5.11 邏輯輸出特性
- 5.12 鎖相環(huán)特性
- 5.13 閉環(huán)輸出抖動特性
- 5.14 輸入和輸出隔離
- 5.15 緩沖模式特性
- 5.16 PCIe 展頻發(fā)生器
- 5.17 LVCMOS 輸出特性
- 5.18 LP-HCSL 輸出特性
- 5.19 LVDS 輸出特性
- 5.20 輸出同步特性
- 5.21 上電復(fù)位特性
- 5.22 與 I2C 兼容的串行接口特性
- 5.23 時(shí)序要求，與 I2C 兼容的串行接口
- 5.24 電源特性
- 5.25 典型特性
- 6 參數(shù)測量信息
- 7 詳細(xì)說明
- 8 應(yīng)用和實(shí)施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機(jī)械、封裝和可訂購信息
封裝選項(xiàng)
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGE|24
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
訂購信息
7.3.3.2 分頻器同步
可通過確定性方式重置輸出分頻器。這可以通過使用同步位或 PDN 引腳來實(shí)現(xiàn)。該引腳的電平通過使用 PFD 輸入處的基準(zhǔn)頻率在內(nèi)部進(jìn)行限定。SYNCN 引腳或同步位上的低電平使輸出靜音。高電平同步釋放所有輸出分頻器進(jìn)行操作，以便所有輸出共享一個(gè)共同的上升沿。第一個(gè)上升沿可使用 ch{x}_sync_delay 單獨(dú)以相應(yīng)預(yù)分頻器周期的階躍進(jìn)行延遲，最多可延遲 32 個(gè)周期。這使得用戶能夠補(bǔ)償外部延遲，例如 FPGA 設(shè)計(jì)中的邏輯門引入的布線不匹配、電纜或固有延遲。每個(gè)通道都可以包含在同步過程中或從同步過程中排除?？赏ㄟ^ ch{x}_sync_en 單獨(dú)啟用分頻器同步。
為了在下電上電期間具有確定的輸入到輸出行為，基準(zhǔn)分頻器必須設(shè)置為 1。基準(zhǔn)分頻器不得對基準(zhǔn)時(shí)鐘進(jìn)行分頻，不得使用基準(zhǔn)倍頻器。
圖 7-9 輸出分頻器同步