ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
PRODUCTION DATA
低功耗后臺校準(zhǔn)（LPBG）模式可降低啟用額外 ADC 內(nèi)核的功耗開銷，同時仍允許對 ADC 內(nèi)核進(jìn)行后臺校準(zhǔn)，以在工作條件發(fā)生變化時保持理想性能。LPBG 校準(zhǔn)會修改后臺校準(zhǔn)過程，將備用 ADC 內(nèi)核斷電直至其準(zhǔn)備好進(jìn)行校準(zhǔn)。設(shè)置 LP_EN = 1 以啟用低功耗后臺校準(zhǔn)功能。ADC 內(nèi)核的校準(zhǔn)和交換可以由器件自動控制，也可以通過適當(dāng)?shù)卦O(shè)置 LP_TRIG 由系統(tǒng)手動控制。手動控制（LP_TRIG=1）允許系統(tǒng)觸發(fā)校準(zhǔn)以便限制所出現(xiàn)的校準(zhǔn)周期數(shù)，從而避免不必要的內(nèi)核交換或?qū)⒐谋３衷谧畹退?。例如，用戶可以決定僅在系統(tǒng)溫度變化某個固定溫度時運(yùn)行校準(zhǔn)。如果不需要手動控制，則可以啟用自動校準(zhǔn)控制 (LP_TRIG=0)，以固定的時間間隔進(jìn)行校準(zhǔn)。
在自動校準(zhǔn)模式 (LP_TRIG=0) 下，備用 ADC 內(nèi)核睡眠時間可通過 LP_SLEEP_DLY 寄存器設(shè)置進(jìn)行控制。LP_SLEEP_DLY 用于調(diào)整 ADC 喚醒以進(jìn)行校準(zhǔn)之前處于睡眠狀態(tài)的時間（當(dāng) LP_EN=1 且 LP_TRIG = 0 時）。LP_WAKE_DLY 設(shè)置在校準(zhǔn)開始之前被喚醒后允許內(nèi)核穩(wěn)定的時間。在自動校準(zhǔn)控制模式下，校準(zhǔn)完成后，新校準(zhǔn)的內(nèi)核會立即換成有源內(nèi)核，新的備用內(nèi)核在喚醒和校準(zhǔn)之前在睡眠期間斷電。
為了使用校準(zhǔn)觸發(fā)器（CAL_SOFT_TRIG 或 CALTRIG）觸發(fā)校準(zhǔn)和內(nèi)核交換，可以將 LP_TRIG 設(shè)置為高電平來啟用手動校準(zhǔn)控制。啟用手動控制 (LP_TRIG=1) 時，備用 ADC 在校準(zhǔn)觸發(fā)器為高電平時保持在睡眠模式。將校準(zhǔn)觸發(fā)器設(shè)置為低電平，然后喚醒備用 ADC 內(nèi)核，并在等待指定的喚醒延遲 (LP_WAKE_DLY) 后啟動校準(zhǔn)例程。校準(zhǔn)完成并且校準(zhǔn)觸發(fā)器再次設(shè)置為高電平后，備用 ADC 內(nèi)核將交換為有源內(nèi)核。如果校準(zhǔn)觸發(fā)器保持低電平，則備用 ADC 內(nèi)核會校準(zhǔn)并加電，直到校準(zhǔn)觸發(fā)器變?yōu)楦唠娖剑瑥亩墓β省?span id="btf1zhxxf73" class="ph">ADC12QJ1600-SP可以通過設(shè)置 CALSTAT 引腳以輸出 CAL_STOPPED 信號 (CAL_STATUS_SEL = 1) 來報告?zhèn)溆?ADC 何時在 CALSTAT 輸出引腳上完成校準(zhǔn)。為了實(shí)現(xiàn)最低功耗，在校準(zhǔn)完成之前將校準(zhǔn)觸發(fā)器設(shè)置為高電平，以便在校準(zhǔn)完成后立即讓備用 ADC 交換到有效 ADC 內(nèi)核。否則，可以通過在所需時間將校準(zhǔn)觸發(fā)器設(shè)置為高電平來手動計時 ADC 內(nèi)核交換，從而更大限度地減少交換過程引起的潛在干擾對系統(tǒng)的影響。
在 LPBG 模式下，ADC 內(nèi)核校準(zhǔn)期間的功耗會增加。備用 ADC 保持睡眠的時間越長，平均功耗就越低；但是，睡眠周期中運(yùn)行條件的巨大變化可能會由于有效 ADC 內(nèi)核的未優(yōu)化校準(zhǔn)數(shù)據(jù)而導(dǎo)致 ADC 性能下降。當(dāng)備用 ADC 內(nèi)核校準(zhǔn)時，功耗大致在前臺校準(zhǔn)中的功耗與校準(zhǔn)備用 ADC 時后臺校準(zhǔn)中的功耗之間交替。設(shè)計電源網(wǎng)絡(luò)來控制此模式的瞬態(tài)電源要求，包括任何電源濾波網(wǎng)絡(luò)后的大容量電容，以幫助在電源瞬態(tài)期間調(diào)節(jié)電源電壓。