ZHCSWQ7A June 2024 – December 2024 TDA4APE-Q1 , TDA4VPE-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
表 6-59、圖 6-77、表 6-60 和圖 6-78 展示了 MMC0 的時序要求和開關(guān)特性 – 舊 SDR 模式。
| 編號 | 最小值 | 最大值 | 單位 | ||
|---|---|---|---|---|---|
| LSDR1 | tsu(cmdV-clkH) | 建立時間,在 MMC0_CLK 上升沿之前 MMC0_CMD 有效 | 2.5 | ns | |
| LSDR2 | th(clkH-cmdV) | 保持時間,在 MMC0_CLK 上升沿之后 MMC0_CMD 有效 | 6.5 | ns | |
| LSDR3 | tsu(dV-clkH) | 建立時間,在 MMC0_CLK 上升沿之前 MMC0_DAT[7:0] 有效 | 2.5 | ns | |
| LSDR4 | th(clkH-dV) | 保持時間,在 MMC0_CLK 上升沿之后 MMC0_DAT[7:0] 有效 | 6.5 | ns | |
圖 6-77 MMC0 – 舊 SDR – 接收模式| 編號 | 參數(shù) | 最小值 | 最大值 | 單位 | |
|---|---|---|---|---|---|
| fop(clk) | 工作頻率,MMC0_CLK | 25 | MHz | ||
| LSDR5 | tc(clk) | 周期時間,MMC0_CLK | 40 | ns | |
| LSDR6 | tw(clkH) | 脈沖持續(xù)時間,MMC0_CLK 高電平 | 18.7 | ns | |
| LSDR7 | tw(clkL) | 脈沖持續(xù)時間,MMC0_CLK 低電平 | 18.7 | ns | |
| LSDR8 | td(clkL-cmdV) | 延遲時間,MMC0_CLK 下降沿到 MMC0_CMD 轉(zhuǎn)換 | -3.2 | 3.8 | ns |
| LSDR9 | td(clkL-dV) | 延遲時間,MMC0_CLK 下降沿到 MMC0_DAT[7:0] 轉(zhuǎn)換 | -3.2 | 3.8 | ns |
圖 6-78 MMC0 - 舊 SDR - 發(fā)送模式