ZHCSX43 September 2024 DDS39RF10 , DDS39RFS10
PRODUCTION DATA
| 引腳 | 類型 | 說明 | |
|---|---|---|---|
| 名稱 | 編號(hào) | ||
| DAC 輸出 | |||
| DACOUTA- | A13 | O | DAC 通道 A 模擬輸出負(fù)極端子。輸出電壓必須符合 DAC 合規(guī)電壓才能保持指定的性能。 |
| DACOUTA+ | A12 | O | DAC 通道 A 模擬輸出正極端子。輸出電壓必須符合 DAC 合規(guī)電壓才能保持指定的性能。 |
| DACOUTB- | T13 | O | DAC 通道 B 模擬輸出負(fù)極端子。輸出電壓必須符合 DAC 合規(guī)電壓才能保持指定的性能。在單通道器件中不可用。 |
| DACOUTB+ | T12 | O | DAC 通道 B 模擬輸出正極端子。輸出電壓必須符合 DAC 合規(guī)電壓才能保持指定的性能。在單通道器件中不可用。 |
| 差分時(shí)鐘和 SYSREF 輸入 | |||
| CLK- | E16 | I | 器件時(shí)鐘輸入負(fù)極端子。CLK+ 和 CLK- 之間有一個(gè)內(nèi)部 100Ω 差分端接。該輸入為自偏置輸入，應(yīng)與時(shí)鐘源進(jìn)行交流耦合。 |
| CLK+ | D16 | I | 器件時(shí)鐘輸入正極端子。CLK+ 和 CLK- 之間有一個(gè)內(nèi)部 100Ω 差分端接。該輸入為自偏置輸入，應(yīng)與時(shí)鐘源進(jìn)行交流耦合。 |
| SYSREF- | N16 | I | 差分 JESD204C SYSREF 輸入負(fù)端子。SYSREF+ 和 SYSREF- 之間有一個(gè)內(nèi)部 100Ω 差分端接。 |
| SYSREF+ | M16 | I | 差分 JESD204C SYSREF 輸入負(fù)端子。SYSREF+ 和 SYSREF- 之間有一個(gè)內(nèi)部 100Ω 差分端接。 |
| 串行器/解串器接口 | |||
| 6SRX- | G1 | I | 串行器/解串器通道 6 負(fù)輸入。包括封裝中交流耦合串聯(lián)電容器和到 6SRX+ 的 100Ω 內(nèi)部端接。 |
| 6SRX+ | F1 | I | 串行器/解串器通道 6 正輸入。包括封裝中交流耦合串聯(lián)電容器和到 6SRX- 的 100Ω 內(nèi)部端接。 |
| 14SRX- | L1 | I | 串行器/解串器通道 14 負(fù)輸入。包括封裝中交流耦合串聯(lián)電容器和到 14SRX+ 的 100Ω 內(nèi)部端接。 |
| 14SRX+ | K1 | I | 串行器/解串器通道 14 正輸入。包括封裝中交流耦合串聯(lián)電容器和到 14SRX- 的 100Ω 內(nèi)部端接。 |
| GPIO 函數(shù) | |||
| ALARM | H4 | O | 當(dāng)檢測(cè)到內(nèi)部未屏蔽警報(bào)時(shí)，ALARM 引腳被置為有效。報(bào)警屏蔽由 ALM_MASK 寄存器設(shè)置。 |
| FRCLK | F4 | I | 快速重新配置接口時(shí)鐘。 |
| FRCS | G4 | I | 快速重新配置接口芯片選擇。內(nèi)部上拉。 |
| FRDI0 | E4 | I | 快速重新配置接口數(shù)據(jù)位 0。 |
| FRDI1 | E5 | I | 快速重新配置接口數(shù)據(jù)位 1。 |
| FRDI2 | F5 | I | 快速重新配置接口數(shù)據(jù)位 2。 |
| FRDI3 | G5 | I | 快速重新配置接口數(shù)據(jù)位 3。 |
| RESET | D6 | I | 器件復(fù)位輸入，低電平有效。必須在上電后切換。內(nèi)部上拉。 |
| SCANEN | E6 | I | 僅供 TI 使用，可以保持未連接狀態(tài)。內(nèi)部下拉電阻。 |
| SCLK | E8 | I | 串行編程接口 (SPI) 時(shí)鐘輸入。 |
| SCS | E7 | I | 串行編程接口 (SPI) 器件選擇輸入，低電平有效。內(nèi)部上拉。 |
| SDI | D8 | I | 串行編程接口 (SPI) 數(shù)據(jù)輸入。 |
| SDO | D7 | O | 串行編程接口 (SPI) 數(shù)據(jù)輸出。不讀取 SPI 數(shù)據(jù)時(shí)具有高阻抗。 |
| SYNC | J4 | O | JESD204C SYNC 輸出，低電平有效。 |
| TXEN0 | D5 | I | 通道 A 高電平有效輸入的發(fā)送使能。必須使用寄存器 USE_TX_EN0 啟用此引腳。當(dāng)傳輸被禁用時(shí)，DAC 輸出被強(qiáng)制為中間碼（二進(jìn)制補(bǔ)碼為 0x0000）。內(nèi)部上拉。 |
| TXEN1 | D4 | I | 通道 B 高電平有效輸入的發(fā)送使能。必須使用寄存器 USE_TX_EN1 啟用此引腳。當(dāng)傳輸被禁用時(shí)，DAC 輸出被強(qiáng)制為中間碼（二進(jìn)制補(bǔ)碼為 0x0000）。內(nèi)部上拉。 |
| 模擬功能 | |||
| ATEST | N6 | O | 供 TI 使用的模擬測(cè)試引腳。接頭應(yīng)保持?jǐn)嚅_。 |
| EXTREF | J15 | I/O | 基準(zhǔn)電壓輸出或輸入，由 EXTREF_EN 寄存器字段確定。如果使用內(nèi)部基準(zhǔn)，則應(yīng)將焊球通過 0.1uF 連接至 AGND。 |
| RBIAS- | H16 | O | 滿量程輸出電流偏置由從該端子連接到 RBIAS+ 的電阻器設(shè)置。 |
| RBIAS+ | J16 | O | 滿量程輸出電流偏置由從該端子連接到 RBIAS- 的電阻器設(shè)置。 |
| RTEST | M5 | O | 僅供 TI 使用。連接至 AGND。 |
| 電源 | |||
| VDDA18A | G14 H14 | I | DAC 通道 A 的電源電壓為 1.8V?？膳c VDDA18B 搭配使用，但可能會(huì)降低通道間抗串?dāng)_ (XTALK) 性能。 |
| VDDA18B | J14 K14 | I | DAC 通道 A 的電源電壓為 1.8V?？膳c VDDA18A 搭配使用，但可能會(huì)降低通道間抗串?dāng)_ (XTALK) 性能。 |
| VDDCLK10 | F11 H11 J11 L11 E12 M12 | I | 內(nèi)部采樣時(shí)鐘分配路徑的 1V 電源電壓。該電源上的噪聲或雜散可能會(huì)降低相位噪聲性能。為了獲得出色性能，建議將 VDDDIG 和 VDDA 分開。 |
| VDDCLK18 | H12 H13 | I | 時(shí)鐘 (CLK+/-) 輸入緩沖器使用的 1.8V 電源電壓。該電源上的噪聲或雜散可能會(huì)降低相位噪聲性能。 |
| VDDDIG | F7 H7 J7 L7 N7 G8 K8 M8 | I | 數(shù)字塊的 1V 電源電壓。為了獲得出色性能，建議將 VDDA 和 VDDCLK 分開。 |
| VDDEA | F8 F9 | I | 通道 A DAC 編碼器的 1V 電源電壓。為了獲得出色性能，建議與 VDDDIG 分開?？梢耘c VDDEB 結(jié)合使用。 |
| VDDEB | L8 L9 | I | 通道 B DAC 編碼器使用的 1V 電源電壓。為了獲得出色性能，建議與 VDDDIG 分開?？梢耘c VDDEA 結(jié)合使用。 |
| VDDIO | D9 E9 | I | CMOS 輸入和輸出端子使用的 1.8V 電源。 |
| VDDLA | F10 H10 | I | 通道 A 的 DAC 模擬鎖存器采用 1V 電源，獨(dú)立于 VDDLB 以實(shí)現(xiàn)良好的通道間串?dāng)_ (XTALK)。必須與 VDDDIG 分開以獲得出色性能。 |
| VDDLB | J10 L10 | I | 通道 B 的 DAC 模擬鎖存器采用 1V 電源，獨(dú)立于 VDDLA 以實(shí)現(xiàn)良好的通道間串?dāng)_ (XTALK)。必須與 VDDDIG 分開以獲得出色性能。 |
| VDDR18 | K4 L4 M4 N4 | I | 串行器/解串器接收器使用的 1.8V 電源電壓。 |
| VDDSYS18 | J12 J13 | I | SYSREF (SYSREF+/–) 輸入緩沖器使用的 1.8V 電源電壓。當(dāng) SYSREF 在正常運(yùn)行期間被禁用時(shí)，可與 VDDCLK18 組合使用。當(dāng) SYSREF 在工作期間持續(xù)運(yùn)行時(shí)，該電源應(yīng)與 VDDCLK18 分離，以避免噪聲和雜散耦合并降低相位噪聲性能。 |
| VDDT | C3 D3 F3 G3 K3 L3 N3 P3 C4 P4 C5 H5 J5 P5 G6 K6 M6 C7 P7 C8 P8 | I | 串行器/解串器端接使用的 1V 電源電壓。 |
| VEEAM18 | C11 D11 C12 D12 C13 D13 | I | 通道 A 的 DAC 電流源偏置使用 –1.8V 電源電壓?？膳c VEEBM18 搭配使用，但可能會(huì)降低通道間抗串?dāng)_ (XTALK) 性能。 |
| VEEBM18 | N11 P11 N12 P12 N13 P13 | I | 通道 B 的 DAC 電流源偏置使用 –1.8V 電源電壓?？膳c VEEAM18 搭配使用，但可能會(huì)降低通道間抗串?dāng)_ (XTALK) 性能。 |
| VQPS | N9 P9 | I | 僅供 TI 使用?？稍谡９ぷ髌陂g連接至 DGND。 |
| 接地 | |||
| AGND | A10 B10 C10 D10 N10 P10 R10 T10 A11 B11 R11 T11 B12 R12 B13 G13 K13 R13 A14 B14 C14 D14 N14 P14 R14 T14 G15 H15 K15 G16 K16 | - | 模擬地。 |
| DGND | A1 B1 C1 D1 E1 H1 J1 M1 N1 P1 R1 T1 A2 B2 C2 D2 E2 F2 G2 H2 J2 K2 L2 M2 N2 P2 R2 T2 A3 B3 E3 H3 J3 M3 R3 T3 A4 B4 R4 T4 A5 B5 K5 L5 N5 R5 T5 A6 B6 C6 F6 H6 J6 L6 P6 R6 T6 A7 B7 G7 K7 M7 R7 T7 A8 B8 H8 J8 N8 R8 T8 A9 B9 C9 G9 H9 J9 K9 M9 R9 T9 | - | 數(shù)字地。 |
| VSSCLK | E10 G10 K10 M10 E11 G11 K11 M11 F12 G12 K12 L12 E13 F13 L13 M13 E14 F14 L14 M14 A15 B15 C15 D15 E15 F15 L15 M15 N15 P15 R15 T15 A16 B16 C16 F16 L16 P16 R16 T16 | - | 時(shí)鐘接地。 |