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ZHCSX43 September 2024 DDS39RF10 , DDS39RFS10

PRODUCTION DATA

封裝選項(xiàng)

機(jī)械數(shù)據(jù) (封裝 | 引腳)

ACL|256
- MPBGAY8
ACK|256
- MPBGAW1B

散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)

訂購(gòu)信息

8.1.1 DUC/旁路模式的啟動(dòng)過程

下面列出了器件的啟動(dòng)過程：

使用節(jié) 8.3.1中的過程在焊球 RESET 被置為有效的情況下為器件加電。
應(yīng)用 CLK，然后使 RESET 失效。
等待加載保險(xiǎn)絲值（寄存器 FUSE_DONE 返回 1）。
設(shè)置所有操作參數(shù)（可以按任何順序?qū)拇嫫鬟M(jìn)行編程）：
1. 在 DUC_L 寄存器中編程內(nèi)插因子。
2. 確定總內(nèi)插因子 (LT)，因?yàn)樵诤罄m(xù)步驟中需要它。LT = DUC_L。
3. 確定需要多少個(gè)樣本流并對(duì) JESD_M 寄存器進(jìn)行編程。
4. 從表 7-22 中選擇 JESD204C 模式。確保所選模式支持先前計(jì)算的 LT 值和所需的鏈路層編碼。此外，確保該模式支持在 JESD_M 寄存器中設(shè)置的所需流數(shù)。將模式編號(hào)編程到 JMODE 寄存器中。
5. 對(duì) JENC 寄存器進(jìn)行編程，以選擇 8b/10b 或 64b/66b 操作。
6. 使用表 7-22 和之前計(jì)算出的 LT 值來計(jì)算 R 的值。
7. 使用表 7-17 (8b/10b) 或表 7-18 (64b/66b) 標(biāo)識(shí)與 R 值和 DAC 時(shí)鐘頻率相匹配的行。根據(jù)這些表對(duì) REFDIV、MPY、RATE 和 VRANGE 進(jìn)行編程。
8. 如有必要，對(duì) LANE_SELn 進(jìn)行編程，以將物理信道 6 和 14 綁定到邏輯信道 0 和 1。如有必要，對(duì) LANE_INV 進(jìn)行編程以解決任何通道反轉(zhuǎn)問題（在 PCB 上交換差分對(duì)）。
9. 根據(jù)您所需的用途對(duì)其它常用設(shè)置進(jìn)行編程（JCTRL 中的 SUBCLASS、SFORMAT、SCR）。
10. 如果使用 8b/10b 編碼，則對(duì) KM1 寄存器進(jìn)行編程以設(shè)置 K 參數(shù)。KM1 必須與鏈路伙伴匹配。確保遵守表 7-22 中 KR 參數(shù)施加的約束。
11. 如果需要子類 1 操作 (SUBCLASS=1)，您還必須對(duì) RBD 進(jìn)行編程。通過參考以下內(nèi)容來確定 RBD 的適當(dāng)值：對(duì) RBD 進(jìn)行編程。
12. 如有必要，還可對(duì)可選的串行器/解串器參數(shù)進(jìn)行編程（即 JPHY_CNTL、EQ_CNTL、EQZERO、LANE_EQn）。
13. 對(duì)任何 DAC 或 DUC 相關(guān)寄存器進(jìn)行編程，例如，設(shè)置 DAC_SRC 寄存器可將數(shù)據(jù)路由到所需的 DAC，并配置 MXMODE 可設(shè)置 DAC 輸出模式。
對(duì)發(fā)送器（鏈路伙伴，即 FPGA 或 ASIC）進(jìn)行編程，并指示發(fā)送器開始傳輸。
編程 JESD_EN= 1 以啟動(dòng)接收器。
編程 DP_EN=1 以啟用數(shù)據(jù)路徑。這是允許數(shù)據(jù)流至 DAC 所必需的。如果僅執(zhí)行 JESD204C 診斷，則可以將 DP_EN 保留為 0。
等待 VDDDIG 電源電壓重新穩(wěn)定，因?yàn)殡娫措娏魉沧兛赡軙?huì)導(dǎo)致電源電壓下降。80 微秒足夠了，但可以根據(jù)實(shí)際測(cè)量結(jié)果進(jìn)行優(yōu)化。
如果 SUBCLASS=1，則需要 SYSREF 才能在接收器中建立 LMFC/LEMC 相位。執(zhí)行以下過程：
1. 使用兩個(gè)單獨(dú)的事務(wù)，對(duì) SYSREF_RECV_SLEEP=0 進(jìn)行編程，然后對(duì) SYSREF_PROC_EN=1 進(jìn)行編程（這二者均在寄存器 SYSREF_CNTL 中）。
2. 將 SYSREF_SEL 編程為已知的正確值（有關(guān)如何使用 SYSREF 窗口化函數(shù)計(jì)算 SYSREF_SEL 的詳細(xì)信息，請(qǐng)參閱 SYSREF 窗口）。
3. 對(duì) SYSREF_ALIGN_EN=1 進(jìn)行編程。
4. 向 SYSREF 輸入施加至少五個(gè) SYSREF 脈沖。每個(gè) SYSREF 周期的時(shí)間段必須滿足表 7-3 中的要求。
讀取 JESD_STATUS寄存器以確認(rèn)鏈路運(yùn)行（JESD_STATUS = 1 中的 LINK_UP 字段）。如果 LINK_UP 字段返回 0，請(qǐng)驗(yàn)證這些項(xiàng)目：
1. 如果 JESD_STATUS 中的 PLL_LOCKED 字段返回 0，請(qǐng)驗(yàn)證 PLL 設(shè)置是否正確（REFDIV、MPY、RATE 和 VRANGE）。驗(yàn)證 CLK 頻率是否正確。
2. 如果 SUBCLASS = 1，且 JESD_STATUS 中的 ALIGNED 字段返回 0，請(qǐng)驗(yàn)證是否已應(yīng)用 SYSREF 并啟用 SYSREF 處理器 SYSREF_PROC_EN。
3. 如果以上都不是問題，則讀取 LANE_STATUSn（僅讀取邏輯通道 0 至 L-1 的寄存器）。確定某些通道是否無法獲取代碼組或塊同步。如果是，請(qǐng)驗(yàn)證發(fā)送器是否已正確編程。驗(yàn)證是否正確對(duì) LANE_SELn 進(jìn)行了編程?？紤]執(zhí)行 PHY 測(cè)試以驗(yàn)證/優(yōu)化 PHY 操作（使用 JTEST 的 PRBS 測(cè)試、眼圖掃描測(cè)試或均衡器優(yōu)化）。
如果需要多個(gè) NCO 之間保持一致性，則必須使用 NCO 同步一節(jié)中所述的其中一種方法對(duì) NCO 進(jìn)行重新同步，以實(shí)現(xiàn)多器件/確定性同步，如果僅需要內(nèi)部 NCO 相位，則使用 SPI_SYNC 和 NCO_SYNC_SRC。
要將器件配置為不同模式，請(qǐng)?jiān)O(shè)置 DP_EN=0 和 JESD_EN=0。然后，返回到步驟 4。