ZHCSX43 September 2024 DDS39RF10 , DDS39RFS10
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 詳細(xì)說明
- 8 應(yīng)用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
訂購信息
7.4.4 數(shù)據(jù)路徑延遲
為器件定義了多種不同的延遲，如圖 7-57 所示并列于表 7-30 中。器件內(nèi)的延遲取決于運行模式，包括 JMODE、插值因子、RBD 設(shè)置、NCO 使用情況和 DES 設(shè)置。TI 提供了 Excel 電子表格計算器，用于計算不同運行模式下的器件延遲。
在 JESD204C 子類 0 操作中，從串行器/解串器輸入到 DAC 輸出的延遲稱為 TDAC_LAT0，不具有確定性，Excel 電子表格計算器中提供了最小和最大范圍。
在 JESD204C 子類 1 操作中，從 SYSREF 輸入到 DAC 輸出的延遲 TDAC_LAT 是確定性的，并在 Excel 電子表格計算器中提供。只要可靠地對 SYSREF 進(jìn)行采樣并且正確設(shè)置 RBD 值，JESD204C 鏈路延遲就是確定性的。
圖 7-57 器件延遲的定義表 7-30 延遲定義
| 延遲參數(shù) | 定義 |
|---|---|
| TRELEASE | 從跟隨 SYSREF 上升沿的 CLK 上升沿到彈性緩沖器釋放事件的延遲。（僅限子類 1。） |
| TDAC_LAT | 從跟隨 SYSREF 上升沿的 CLK 上升沿到 SYSREF 在 DAC 輸出端啟動首次多幀/擴展多塊采樣的延遲（僅限子類 1）。 |
| TRxIN | 從接收器數(shù)據(jù)輸入到彈性緩沖器輸入的延遲，包括彈性緩沖器的最短設(shè)置時間。這是非確定性的，因此提供了最小和最大限制。 |
| TDAC_LAT0 | 從接收器數(shù)據(jù)輸入（多幀/EMB 邊界）到 DAC 輸出上啟動的首次多幀采樣的延遲。這是非確定性的，因此提供了最小和最大限制（僅限子類 0）。 |