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ZHCSUH0H August 2007 – July 2025 CDCE949 , CDCEL949

PRODUCTION DATA

封裝選項(xiàng)

機(jī)械數(shù)據(jù) (封裝 | 引腳)

PW|24
- MPDS363A

散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)

訂購(gòu)信息

5.5 電氣特性

在自然通風(fēng)條件下的建議運(yùn)行溫度范圍內(nèi)測(cè)得（除非另有說明）

參數(shù)		測(cè)試條件		最小值	典型值⁽¹⁾	最大值	單位
I_DD	電源電流（請(qǐng)參閱圖 5-1）	所有輸出均關(guān)閉、f_CLK = 27MHz、f_VCO = 135MHz	所有 PLL 均打開		38		mA
I_DD	電源電流（請(qǐng)參閱圖 5-1）	所有輸出均關(guān)閉、f_CLK = 27MHz、f_VCO = 135MHz	按照 PLL		9		mA
I_DD(OUT)	電源電流（請(qǐng)參閱圖 5-2 和圖 5-3）	無負(fù)載、所有輸出打開， f_out = 27MHz	CDCE949 V_DDOUT = 3.3V		4		mA
I_DD(OUT)	電源電流（請(qǐng)參閱圖 5-2 和圖 5-3）	無負(fù)載、所有輸出打開， f_out = 27MHz	CDCEL949 V_DDOUT = 1.8V		2		mA
I_DD(PD)	關(guān)斷電流	除 SDA/SCL 以外，每個(gè)電路均斷電， f_IN = 0MHz、V_DD = 1.9V			50		μA
V_(PUC)	給控制電路加電的電源電壓 V_DD 閾值			0.85		1.45	V
f_VCO	PLL 的 VCO 頻率范圍			80		230	MHz
f_OUT	LVCMOS 輸出頻率			230			MHz
LVCMOS
V_IK	LVCMOS 輸入電壓	V_DD = 1.7V，I_I = –18mA				-1.2	V
I_I	LVCMOS 輸入電流	V_I = 0V 或 V_DD，V_DD = 1.9V				±5	μA
I_IH	S0/S1/S2 的 LVCMOS 輸入電流	V_I = V_DD，V_DD = 1.9V				5	μA
I_IL	S0/S1/S2 的 LVCMOS 輸入電流	V_I = 0V，V_DD = 1.9V				-4	μA
C_I	Xin/Clk 處的輸入電容	V_ICLK = 0V 或r V_DD			6		pF
	Xout 處的輸入電容	V_IXout = 0V 或or V_DD			2
	S0/S1/S2 處的輸入電容	V_IS = 0V 或 V_DD			3
CDCE949 – LVCMOS (V_DDOUT = 3.3V)
V_OH	LVCMOS 高電平輸出電壓	V_DDOUT = 3V，I_OH = –0.1mA		2.9			V
		V_DDOUT = 3V，I_OH = –8mA		2.4
		V_DDOUT = 3V，I_OH = –12mA		2.2
V_OL	LVCMOS 低電平輸出電壓	V_DDOUT = 3V，I_OL = 0.1mA				0.1	V
		V_DDOUT = 3V，I_OL = 8mA				0.5
		V_DDOUT = 3V，I_OL = 12mA				0.8
t_PLH、t_PHL	傳播延遲	PLL 旁路			3.2		ns
t_r/t_f	上升和下降時(shí)間	V_DDOUT = 3.3V (20%–80%)			0.6		ns
t_jit(cc)	周期間抖動(dòng)⁽²⁾⁽³⁾	1 個(gè) PLL 開關(guān)，Y2 至 Y3			60	90	ps
t_jit(cc)	周期間抖動(dòng)⁽²⁾⁽³⁾	4 個(gè) PLL 開關(guān)，Y2 至 Y9			120	170	ps
t_jit(per)	峰值間周期抖動(dòng)⁽²⁾⁽³⁾	1 個(gè) PLL 開關(guān)，Y2 至 Y3			70	100	ps
t_jit(per)	峰值間周期抖動(dòng)⁽²⁾⁽³⁾	4 個(gè) PLL 開關(guān)，Y2 至 Y9			130	180	ps
t_sk(o)	輸出偏斜⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	輸出偏斜⁽⁴⁾	f_OUT = 50MHz，Y2 至 Y5 或 Y6 至 Y9				160	ps
odc	輸出占空比⁽⁵⁾	f_VCO = 100MHz，Pdiv = 1		45%		55%
CDCE949 – LVCMOS (V_DDOUT = 2.5V)
V_OH	LVCMOS 高電平輸出電壓	V_DDOUT = 2.3V，I_OH = –0.1mA		2.2			V
		V_DDOUT = 2.3V，I_OH = –6mA		1.7
		V_DDOUT = 2.3V，I_OH = –10mA		1.6
V_OL	LVCMOS 低電平輸出電壓	V_DDOUT = 2.3V，I_OL = 0.1mA				0.1	V
		V_DDOUT = 2.3V，I_OL = 6mA				0.5
		V_DDOUT = 2.3V，I_OL = 10mA				0.7
t_PLH、t_PHL	傳播延遲	PLL 旁路			3.4		ns
t_r/t_f	上升和下降時(shí)間	V_DDOUT = 2.5V (20%–80%)			0.8		ns
t_jit(cc)	周期間抖動(dòng)⁽²⁾⁽³⁾	1 個(gè) PLL 開關(guān)，Y2 至 Y3			60	90	ps
t_jit(cc)	周期間抖動(dòng)⁽²⁾⁽³⁾	4 個(gè) PLL 開關(guān)，Y2 至 Y9			120	170
t_jit(per)	峰值間周期抖動(dòng)⁽²⁾⁽³⁾	1 個(gè) PLL 開關(guān)，Y2 至 Y3			70	100	ps
t_jit(per)	峰值間周期抖動(dòng)⁽²⁾⁽³⁾	4 個(gè) PLL 開關(guān)，Y2 至 Y9			130	180
t_sk(o)	輸出偏斜⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	輸出偏斜⁽⁴⁾	f_OUT = 50MHz，Y2 至 Y5 或 Y6 至 Y9				160	ps
odc	輸出占空比⁽⁵⁾	f_VCO = 100MHz，Pdiv = 1		45%		55%
CDCEL949 – LVCMOS (V_DDOUT = 1.8V)
V_OH	LVCMOS 高電平輸出電壓	V_DDOUT = 1.7V，I_OH = –0.1mA		1.6			V
		V_DDOUT = 1.7V，I_OH = –4mA		1.4
		V_DDOUT = 1.7V，I_OH = –8mA		1.1
V_OL	LVCMOS 低電平輸出電壓	V_DDOUT = 1.7V，I_OL = 0.1mA				0.1	V
		V_DDOUT = 1.7V，I_OL = 4mA				0.3
		V_DDOUT = 1.7V，I_OL = 8mA				0.6
t_PLH、t_PHL	傳播延遲	PLL 旁路			2.6		ns
t_r/t_f	上升和下降時(shí)間	V_DDOUT = 1.8V (20%–80%)			0.7		ns
t_jit(cc)	周期間抖動(dòng)⁽²⁾⁽³⁾	1 個(gè) PLL 開關(guān)，Y2 至 Y3			70	120	ps
t_jit(cc)	周期間抖動(dòng)⁽²⁾⁽³⁾	4 個(gè) PLL 開關(guān)，Y2 至 Y9			120	170
t_jit(per)	峰值間周期抖動(dòng)⁽²⁾⁽³⁾	1 個(gè) PLL 開關(guān)，Y2 至 Y3			90	140	ps
t_jit(per)	峰值間周期抖動(dòng)⁽²⁾⁽³⁾	4 個(gè) PLL 開關(guān)，Y2 至 Y9			130	190
t_sk(o)	輸出偏斜⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	輸出偏斜⁽⁴⁾	f_OUT = 50MHz，Y2 至 Y5 或 Y6 至 Y9				160
odc	輸出占空比⁽⁵⁾	f_VCO = 100MHz，Pdiv = 1		45%		55%
SDA 和 SCL
V_IK	SCL 和 SDA 輸入鉗位電壓	V_DD = 1.7V，I_I = –18mA				-1.2	V
I_IH	SCL 和 SDA 輸入電流	V_I = V_DD，V_DD = 1.9V				±10	μA
V_IH	SDA/SCL 輸入高壓⁽⁶⁾			0.7 × V_DD			V
V_IL	SDA/SCL 輸入低壓⁽⁶⁾					0.3 × V_DD	V
V_OL	SDA 低電平輸出電壓	I_OL = 3mA，V_DD = 1.7V				0.2 × V_DD	V
C_I	SCL/SDA 輸入電容	V_I = 0V 或 V_DD			3	10	pF

(1) 所有典型值均在各自的額定 V_DD 下取得。

(2) 10000 個(gè)周期。

(3) 抖動(dòng)取決于器件配置。數(shù)據(jù)在以下條件下取得：1 個(gè) PLL：f_IN = 27MHz、Y2/3 = 27MHz（在 Y2 處測(cè)量），4 個(gè) PLL：f_IN = 27MHz、Y2/3 = 27MHz（在 Y2 處測(cè)量），Y4/5 = 16.384MHz、Y6/7 = 74.25MHz、Y8/9 = 48MHz。

(4) t_sk(o) 規(guī)格僅在各輸出組負(fù)載相同且源自同一個(gè)分頻器時(shí)有效；在上升沿 (t_r) 采樣數(shù)據(jù)。

(5) odc 取決于輸出上升和下降時(shí)間 (t_r/t_f)。

(6) SDA 和 SCL 可耐受 3.3V。