ZHCADS7 January 2024 LM5067
3 測(cè)試與驗(yàn)證
當(dāng) VS-VEE 的動(dòng)態(tài)變化范圍是 -9V 到 -63.5V 時(shí)，UVLO 引腳的電壓擺幅可以表示為 方程式 5。
方程式 5.
當(dāng) VS = 5V 時(shí)，UVLOMAX 的理論值為 12.39V。
方程式 6.
實(shí)際的測(cè)試條件顯示在圖 3-1 中，設(shè)置為 VS = 4.9V 和 VEE = 63.5V。
圖 3-1 實(shí)際測(cè)試條件測(cè)試結(jié)果如圖 3-2 所示，測(cè)得的 UVLO 為 12.3V，符合理論預(yù)期。
圖 3-2 UVLO 引腳處測(cè)量的電壓根據(jù)本文中介紹方法，通過(guò)施加外部電源 VS，可以使 LM5067 在更大的動(dòng)態(tài)電壓范圍內(nèi)正常工作，解決了 LM5067 使用傳統(tǒng)單個(gè)負(fù)電源時(shí)的問(wèn)題，并消除了 UVLO 引腳電壓限制對(duì)芯片動(dòng)態(tài)輸出電壓范圍的限制。為了進(jìn)一步保護(hù) UVLO 引腳，可以在 VEE 引腳和 VIN 引腳之間添加一個(gè) TVS 或齊納二極管以實(shí)現(xiàn)電壓鉗位。