使用饋入 TLV3604 的“VPULSE”脈沖波形發(fā)生器，低于 1? 負載電阻的電壓被監(jiān)控為 OUT_BAR。當 GaN FET 的柵極被充分驅(qū)動時，漏極處的明顯電壓約為 0V。下圖展示了初始仿真結(jié)果。

初始仿真結(jié)果

如初始仿真結(jié)果所示，脈沖寬度比設(shè)計要求 (3.92ns) 寬約 0.6ns。部分原因是 EPC2019 柵極上的串聯(lián)電阻用于避免感應(yīng)振鈴導(dǎo)致的電壓過應(yīng)力。為了縮短 GaN FET 驅(qū)動器和 GaN FET 的關(guān)斷時間，可將 LMG1020 的 OUTL 輸出短接到 EPC2019 的柵極，如 LMG1020 適用于 1ns 脈沖寬度應(yīng)用的 5V、7A/5A 低側(cè) GaN 和 MOSFET 驅(qū)動器 數(shù)據(jù)表典型應(yīng)用 一節(jié)所建議。

修改了原理圖以改善脈沖寬度

接下來，再次對電路進行仿真，看看減小后的脈沖寬度是否符合設(shè)計要求。

移除電阻器后的仿真結(jié)果

如移除電阻器后的仿真結(jié)果中的仿真結(jié)果所示，OUT_BAR 的寬度略超出設(shè)計要求，脈沖寬度為 3.37ns。為了進一步改善脈沖寬度，將更窄的 LVDS 脈沖發(fā)送到 TLV3601。為此，驅(qū)動 TLV3604 非反相輸入的發(fā)生器脈沖寬度 VPULSE 會減小。發(fā)生器脈沖寬度調(diào)整為 2.5ns，以確保脈沖寬度符合設(shè)計要求。符合設(shè)計標準的仿真展示了符合設(shè)計要求的 2.70ns 仿真脈沖寬度。

符合設(shè)計標準的仿真