3 超低抖動的設(shè)計

現(xiàn)在，我們重點討論如何在 ADC 時鐘源上獲得盡可能低的抖動。圖 3-1 所示為輸出頻率為 2949.12MHz 時的相位噪聲圖。黑線是閉環(huán)相位（鎖相環(huán)）噪聲，而紅線是開環(huán)（自由運行的 VCO）相位噪聲。同樣，PLL 噪聲由閃爍噪聲分量（灰線）和平坦的 PLL 本底噪聲分量（藍線）組成。這兩條線的總和就是 PLL 噪聲。環(huán)路帶寬（相位噪聲開始滾降的地方）大約為 100kHz 偏移。如果該環(huán)路帶寬很低，則 VCO 噪聲會推入到較低的偏移相位噪聲中，而如果環(huán)路帶寬很高，則會將 PLL 相位噪聲推入到 VCO 區(qū)域中。通常情況下，為了設(shè)計具有超低抖動的環(huán)路濾波器，PLL 噪聲模型與 VCO 相交的位置是理想位點（在本例中為 120kHz 左右）。該環(huán)路帶寬取決于時鐘源的環(huán)路濾波器元件，在本例中為射頻合成器（集成 PLL + VCO）。

圖 3-1 具有 58fs 抖動的 2949.12MHz 采樣時鐘