ZHCSXO3 December 2024 TPS4812-Q1
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
| 參數(shù) | 測試條件 | 最小值 | 典型值 | 最大值 | 單位 | |
|---|---|---|---|---|---|---|
| tGATE(INP_H) | INP 導(dǎo)通傳播延遲 | INP ↑ 至 GATE ↑，CL(GATE) = 47nF | 1.2 | 2.5 | μs | |
| tGATE(INP_L) | INP 關(guān)斷傳播延遲 | INP ↓ 至 GATE ↓，CL(GATE) = 47nF | 0.35 | 1.5 | μs | |
| tG_ON(LPM) | 工作模式到 LPM 模式轉(zhuǎn)換延遲 | LPM ↓ 至 G ↑，CL(G) = 1nF | 1.8 | 9 | μs | |
| tGATE_OFF(LPM) | 工作模式到 LPM 模式轉(zhuǎn)換延遲 | LPM ↓，G ↑（高于 V(G_GOOD)）至 GATE ↓，WAKE ↑（低到高 Z），CL(GATE) = 47nF | 37 | 51 | μs | |
| tGATE(WAKE_LPM) | LPM 模式到工作模式轉(zhuǎn)換延遲，使用 LPM 觸發(fā)器 | LPM ↑ 至 GATE ↑，CL(GATE) = 47nF | 3.8 | 6 | μs | |
| tG(WAKE_LPM) | LPM 模式到工作模式轉(zhuǎn)換延遲，使用 LPM 觸發(fā)器 | LPM ↑，GATE ↑（高于 V(G_GOOD)）至 G ↓，WAKE ↓，CL(G) = 47nF，V(LPM) = 0V | 9 | 15 | μs | |
| tGATE(WAKE_LWU) | 負載喚醒期間的 GATE 導(dǎo)通傳播延遲 | V(DRN–CS2-)↑ V(LWU) 至 GATE ↑， CL(GATE) = 47nF，V(LPM) = 0V |
4 | 5.5 | μs | |
| tG(WAKE_LWU) | 負載喚醒期間的 G 關(guān)斷傳播延遲 | V(DRN–CS2-) ↑ V(LWU)，GATE ↑（高于 V(G_GOOD)）至 G ↓，WAKE ↓，CL(G) = 47nF，V(LPM) = 0V | 9 | 15 | μs | |
| tGATE(EN_OFF) | EN 關(guān)斷傳播延遲 | EN ↓ 至 GATE ↓， CL(GATE) = 47nF，LPM = 高電平 |
3.1 | 4.5 | μs | |
| tGATE(UVLO_OFF) | UVLO 關(guān)斷傳播延遲 | UVLO ↓ 至 GATE ↓， CL(GATE) = 47nF，LPM = 高電平 |
4 | 6.5 | μs | |
| tGATE(UVLO_ON) | UVLO 至 GATE 導(dǎo)通傳播延遲，CBT 預(yù)偏置大于 VPORF 且 INP 保持高電平 | EN/UVLO ↑ 至 GATE ↑， CL(GATE) = 47nF，INP = 2V，LPM = 高電平 |
8.5 | 25 | μs | |
| tGATE(VS_OFF) | GATE 關(guān)斷傳播延遲，VS 下降至低于 VPORF 且 INP、EN/UVLO 保持高電平 | VS ↓（越過 VPORF）至 GATE ↓， CL(GATE) = 47nF， INP = EN/UVLO = 2V，LPM = 高電平 |
25 | 40 | μs | |
| tSC | 工作模式下的短路保護傳播延遲 | V(CS1+–CS1-) ↑ V(SCP) 至 GATE ↓， CL(GATE) = 47nF，V(LPM) = 2V |
3.9 | 5 | μs | |
| tLPM_SC | LPM 下的短路保護傳播延遲（短路狀態(tài)下上電進入 LPM） | V(DRN–CS2-) ↑ V(LPM_SCP) 至 GATE ↑， CL(GATE) = 47nF，V(LPM) = 0V |
3.1 | 4.5 | μs | |
| tGATE(FLT_ASSERT) | 短路期間的 FLT 置為有效延遲 | V(CS1+–CS1–) ↑ V(SCP) 至 FLT ↓ | 15 | 21 | μs | |
| tGATE(FLT_DE_ASSERT) | 短路期間的 FLT 置為無效延遲 | V(CS1+–CS1–) ↓ V(SCP) 至 FLT ↑ | 3.8 | μs | ||
| tGATE(FLT_ASSERT_BSTUVLO) | GATE 驅(qū)動 UVLO 期間的 FLT 置為有效延遲 | V(GATE–SRC) ↓ V(BSTUVLOR) 至 FLT ↓ | 30 | μs | ||
| tGATE(FLT_DE_ASSERT_BSTUVLO) | GATE 驅(qū)動 UVLO 期間的 FLT 置為無效延遲 | V(GATE–SRC) ↑ V(BSTUVLOR) 至 FLT ↑ | 15 | μs | ||
| t(IDIR_DELAY) | I_DIR 引腳上的電流方向指示延遲 | V(SNS) ↑ 或 ↓ 至 V(I_DIR) ↑ 或 ↓ |
6.5 | 10 | μs | |