ZHCSWA1E August 2003 – August 2024 SN74LVC74A-Q1
PRODUCTION DATA
請參考 PDF 數據表獲取器件具體的封裝圖。
預設 (PRE) 或清零 (CLR) 輸入端的低電平會設置或復位輸出，不受其他輸入端的電平的影響。當 PRE 和 CLR 處于非活動狀態(tài)（高電平）時，數據 (D) 輸入處滿足設置時間要求的數據將傳輸到時鐘脈沖正向緣上的輸出處。時鐘觸發(fā)出現在一個特定電壓電平上，并且不與時鐘脈沖的上升時間直接相關。經過保持時間間隔后，可以更改 D 輸入端的數據而不影響輸出端的電平。
輸入可以由 3.3V 或 5V 器件驅動。此功能允許在 3.3V/5V 的混合系統環(huán)境中將該器件用作轉換器。