ZHCSSG6 june 2023 SN74LV6T14
PRODUCTION DATA
輸入信號必須超過 Vt-(min) 才能被視為邏輯低電平，超過 Vt+(max) 才能被視為邏輯高電平。不要超過絕對最大額定值 中的最大輸入電壓范圍。
未使用的輸入必須端接至 VCC 或地。如果輸入完全不使用，則可以直接端接未使用的輸入，如果有時要使用輸入，但并非始終使用，則可以使用上拉或下拉電阻器連接輸入。上拉電阻用于默認高電平狀態(tài)，下拉電阻用于默認低電平狀態(tài)?？刂破鞯尿?qū)動電流、進入 SN74LV6T14 的漏電流（如電氣特性 中所規(guī)定）以及所需輸入轉(zhuǎn)換率會限制電阻大小。由于這些因素，通常使用 10kΩ 的電阻值。
SN74LV6T14 由于具有施密特觸發(fā)輸入，因而沒有輸入信號轉(zhuǎn)換速率要求。
具有施密特觸發(fā)輸入的另一個優(yōu)勢是能夠抑制噪聲。振幅足夠大的噪聲仍然會導(dǎo)致問題。要了解噪聲大到什么程度才是過大，請參考電氣特性 中的 ΔVT(min)。此遲滯值將提供峰峰值限制。
與標(biāo)準 CMOS 輸入不同，施密特觸發(fā)輸入可以保持在任何有效值，而不會導(dǎo)致功耗大幅增加。將輸入保持在 VCC 或地以外的值所導(dǎo)致的典型附加電流繪制在典型特性 中。
有關(guān)此器件的輸入的附加信息，請參閱特性描述 部分。