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ZHCSQV3 November 2024 LMK5B12212

PRODUCTION DATA

封裝選項

8.3.20 DPLL 可編程相位延遲

用戶可以寫入 DPLLx_PH_OFFSET[44:0] 寄存器字段來調(diào)整 DPLL 相位偏移。相位偏移是一個有符號的二進制補碼值，默認設置為 0，可以偏移反饋時鐘與 TDC 基準時鐘的相位關系。相位調(diào)整適用于從 DPLLx 同步域派生的所有輸出。DPLLx_PH_OFFSET 調(diào)整在一個方向發(fā)生。要切換至負方向，請從輸出時鐘周期中減去所需的時間偏移，以獲得新的相位偏移。

方程式 13 和方程式 10 顯示了相應的公式，可計算用于在精細調(diào)整步驟中改變輸出相位的 DPLLx_PH_OFFSET 字段值。DPLLx_PH_OFFSET 與 APLLx VCO 周期以及用于抽取和數(shù)字增益的比例因子相關。

方程式 9. DPLLx_PH_OFFSET = 2 × DESIRED_TIME_OFFSET × f_VCOx × SCALING_DEC

方程式 10. SCALING_DEC = DPLLx_PARAM_B × (DPLLx_PARAM_C + 1) × 2^{32 ? DPLLx_PARAM_A}

其中

DPLLx_PH_OFFSET：用于調(diào)整 DPLL 輸出相位的可編程寄存器值
DESIRED_TIME_OFFSET：所需的 DPLL 相位調(diào)整（以秒為單位）
f_VCOx：VCOx 頻率
SCALING_DEC：考慮了抽取和數(shù)字增益參數(shù)的比例因子
DPLLx_PARAM_A/B/C：DPLL 抽取和增益參數(shù)。對于 DPLLx_PARAM_A，如果寄存器回讀值為 0，則在公式中使用值 32。

例如，如果用戶想要在 DPLL2 中引入 +1ns 的相位偏移，請使用以下設置：

DESIRED_TIME_OFFSET = +1ns
f_VCOx：= 2500 MHz
SCALING_DEC = 584 × (7 + 1) × 2^{32 ? 32} = 4672
DPLL1_PH_OFFSET = 2 × 1e-9 × 2500e6 × 4672 = 23360

或者，要將另一個方向上的相位偏移（如 ?1ns）應用到 25MHz 輸出時鐘，請使用以下設置：

DESIRED_TIME_OFFSET = 40ns - 1ns = 39ns
- 40ns 為輸出時鐘 (25MHz) 的周期。
f_VCOx：= 2500 MHz
SCALING_DEC = 4672
DPLL1_PH_OFFSET = 2 × 39e-9 × 2500e6 × 4672 = 911040

可以通過訪問表 8-9 中列出的寄存器來回讀給定配置的 DPLL 參數(shù)。

表 8-9 DPLL 相位偏移寄存器

字段名稱	寄存器地址（高字節(jié)至低字節(jié)）
DPLL1_PH_OFFSET	R550、R551、R552、R553、R554、R555
DPLL1_PARAM_A	R567
DPLL1_PARAM_B	R548、R549
DPLL1_PARAM_C	R566

封裝選項

機械數(shù)據(jù) (封裝 | 引腳)

散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)

訂購信息

8.3.20 DPLL 可編程相位延遲