ZHCSQV3 November 2024 LMK5B12212
PRODUCTION DATA
LMK5B12212 具有兩個基準輸入、一個數(shù)字 PLL (DPLL)、兩個模擬 PLL (APLL)（帶集成 VCO）和 12 個輸出時鐘。APLL1 使用具有極高品質(zhì)因數(shù)的超高性能 BAW VCO (VCBO)，因此更大限度減少了對外部振蕩器 (XO) 輸入時鐘的相位噪聲或頻率的依賴性。TI 的 VCBO 技術(shù)可降低整體解決方案成本，以滿足自由運行和保持頻率穩(wěn)定性的要求。必須根據(jù)系統(tǒng)保持穩(wěn)定性要求，選擇 XO、TCXO 或 OCXO。APLL1 可由相應(yīng)的 DPLL1 控制，從而允許 APLL1 域鎖定到 DPLL1 基準輸入以生成同步時鐘。每個 APLL 都可以從 XO 端口或另一個 APLL 分頻時鐘選擇基準。DPLL 可以從基準輸入 INx 選擇同步輸入基準，或者通過選擇來自級聯(lián)分頻器的反饋對齊到另一個 APLL 域。
DPLL 基準輸入多路復(fù)用器支持基于優(yōu)先級和基準信號監(jiān)控標準的自動輸入選擇。也可以通過軟件或引腳控制來手動選擇輸入。器件在基準源之間提供無中斷切換，以及專有的相位抵消和相位轉(zhuǎn)換控制功能，可實現(xiàn)出色的相位瞬態(tài)性能。基準輸入監(jiān)控塊可監(jiān)測時鐘輸入，在檢測到基準缺失 (LOR) 時可執(zhí)行無中斷切換或保持。一旦違反為輸入監(jiān)測器設(shè)置的閾值限制，其中包括頻率、漏脈沖和早期脈沖、矮脈沖和 1PPS（每秒脈沖）檢測器，就會檢測到 LOR 情況?？梢砸罁?jù)基準時鐘輸入來設(shè)置和啟用每個輸入檢測器的閾值限制。調(diào)優(yōu)字歷史記錄監(jiān)測器功能根據(jù)鎖定時的歷史平均頻率確定進入保持狀態(tài)時的初始輸出頻率精度，從而最大限度減少 LOR 情況期間的頻率和相位干擾。
LMK5B12212 具有 12 個采用可編程輸出驅(qū)動器類型的輸出，最多允許 12 個差分時鐘或差分時鐘與單端時鐘的組合。最多可以為 4 個單端 1.8V 或 2.65V LVCMOS 輸出時鐘（每個時鐘來自 OUT0 和 OUT1 的 _P 輸出和 _N 輸出）配置 10 個差分輸出時鐘。通過輸出多路復(fù)用器，每個輸出時鐘分別源自兩個 APLL/VCO 域中的一個。輸出 0 (OUT0) 和輸出 1 (OUT1) 最為靈活，可以從 XO、基準輸入或任何 APLL 域選擇源。輸出 0 (OUT0) 和輸出 1 (OUT1) 上可以支持 CMOS 1PPS 輸出。輸出分頻器具有同步 (SYNC) 功能，允許多個輸出的相位對齊。零延遲模式 (ZDM) 還可以在從 DPLL1 提供給 OUT0 的時鐘與所選基準輸入之間，實現(xiàn)確定性相位對齊。DPLL1 的 OUT10 上提供了替代 ZDM 反饋路徑。
為了支持 IEEE 1588 PTP 輔助時鐘或其他時鐘控制應(yīng)用，DPLL 支持頻率分辨率低于 1ppt（萬億分之一）的 DCO 模式，可通過軟件或引腳控制實現(xiàn)精確的頻率和相位調(diào)整。
該器件通過 I2C 或 SPI 完全可編程，并且支持通過出廠預(yù)編程的內(nèi)部 ROM 頁進行啟動頻率配置?？删幊痰?EEPROM 覆蓋層 允許對與 APLL 和輸出配置相關(guān)的寄存器進行 POR 配置，提供靈活的上電輸出時鐘。DPLL 配置不由 EEPROM 值設(shè)置，而是根據(jù) ROM 頁選擇 進行初始化，并且使用串行控制接口完全可編程。內(nèi)部 LDO 穩(wěn)壓器提供出色的 PSNR 功能，可降低供電網(wǎng)絡(luò)的成本和復(fù)雜性。通過 GPIO 狀態(tài)引腳和中斷寄存器回讀可以查看時鐘輸入和 PLL 監(jiān)控狀態(tài)，從而支持全面的診斷功能。