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ZHCSSY5 December 2024 LMK3C0105

PRODUCTION DATA

封裝選項

機械數(shù)據(jù) (封裝 | 引腳)

RER|16

散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)

訂購信息

zhcssy5_oa

5.5 電氣特性

V_DD = V_DDO = 1.8V、2.5V 或 3.3V ± 5%，T_A = T_A,min 至 T_A,max

參數(shù)		測試條件	最小值	典型值	最大值	單位
頻率穩(wěn)定性
?f_total	總頻率穩(wěn)定性	包括所有因素：溫度變化、10 年老化、焊接漂移、遲滯和初始頻率精度	-25		25	ppm
LVCMOS 時鐘輸出特性
f_out	輸出頻率		2.5		200	MHz
dV/dt	輸出壓擺率	V_DDO = 3.3V ± 5%，在 20% 至 80% 范圍內(nèi)測得，4.7pF 負載	2.6		4.7	V/ns
		V_DDO = 2.5V ± 5%，在 20% 至 80% 范圍內(nèi)測得，4.7pF 負載	2.6		3.7	V/ns
		V_DDO = 1.8V ± 5%，在 20% 至 80% 范圍內(nèi)測得，4.7pF 負載	1.5		3.2	V/ns
V_OH	輸出高電壓	I_OH = –15mA (3.3V)	0.8 x V_DDO		V_DDO	V
		I_OH = –12mA (2.5V)
		I_OH = –8mA (1.8V)
V_OL	輸出低電壓	I_OL = 15mA (3.3V)			0.4	V
		I_OL = 12mA (2.5V)
		I_OL = 8mA (1.8V)
I_leak	輸出漏電流	輸出三態(tài)。V_DD = V_DDO = 3.465V	-5	0	5	μA
R_out	輸出阻抗			17		Ω
ODC	輸出占空比	f_out ≤ 156.25MHz	45		55	%
ODC	輸出占空比	f_out > 156.25MHz	40		60	%
t_skew	輸出到輸出偏斜	相同的 FOD、LVCMOS 輸出			50	ps
C_load	最大負載電容				15	pF
LVCMOS REFCLK 特性
f_out	輸出頻率	請參閱⁽¹⁾	12.5⁽²⁾		200	MHz
dV/dt	輸出壓擺率	V_DDO = 3.3V ± 5%，在 20% 至 80% 范圍內(nèi)測得，4.7pF 負載⁽¹⁾	2.6		6.7	V/ns
		V_DDO = 2.5V ± 5%，在 20% 至 80% 范圍內(nèi)測得，4.7pF 負載⁽¹⁾⁽³⁾	1.8		4.5	V/ns
		V_DDO = 1.8V ± 5%，在 20% 至 80% 范圍內(nèi)測得，4.7pF 負載⁽¹⁾⁽³⁾	1		3.2	V/ns
I_leak	輸出漏電流	輸出三態(tài)。V_DD = V_DDO = 3.465V⁽¹⁾⁽³⁾	-5		5	μA
R_out	輸出阻抗			17		Ω
ODC	輸出占空比	f_out ≤ 156.25MHz⁽¹⁾	45		55	%
ODC	輸出占空比	f_out > 156.25MHz⁽¹⁾	40		60	%
C_load	最大負載電容	請參閱⁽¹⁾			15	pF
RJ	隨機抖動	在 50MHz 下具有 12kHz 至 20MHz 的集成抖動⁽¹⁾			0.5	ps
SSC 特性
f_out	支持 SSC 的輸出頻率范圍（任何輸出格式）		2.5		200	MHz
f_SSC	SSC 調(diào)制頻率		30	31.5	33	kHz
f_{SSC-deviation}	SSC 偏差（調(diào)制深度）	向下展頻（可編程）	-3		-0.1	%
f_{SSC-deviation}	SSC 偏差（調(diào)制深度）	中心展頻（可編程）	±0.05		±1.5	%
f_{SSC-deviation-accuracy}	SSC 偏差精度	f_out ≤ 100MHz，向下展頻	0		0.01	%
		100MHz < f_out ≤ 200MHz，向下展頻	0		0.05	%
		f_out ≤ 100MHz，中心展頻	0		0.01	%
		100MHz < f_out ≤ 200MHz，中心展頻	0		0.05	%
df/dt	最大 SSC 頻率轉(zhuǎn)換率	0 < f_{SSC-deviation} ≤ –0.5%			1250	ppm/μs
時序特性
t_startup	啟動時間	V_DD = 2.5V 或 3.3V。所有 V_DD 引腳達到 2.1V 到出現(xiàn)第一個輸出時鐘上升沿所用的時間。輸出時鐘始終處于規(guī)格范圍內(nèi)			1	ms
t_startup	啟動時間	V_DD = 1.8V。所有 V_DD 引腳達到 1.6V 到出現(xiàn)第一個輸出時鐘上升沿所用的時間。輸出時鐘始終處于規(guī)格范圍內(nèi)			1.5	ms
t_OE	輸出啟用時間。	CLOCK_READY 狀態(tài)為“1”后 OE 置為有效與出現(xiàn)第一個輸出時鐘上升沿之間經(jīng)過的時間。禁用時輸出不是三態(tài)。			7	輸出時鐘周期
t_OD	輸出禁用時間。	OE 置為無效與出現(xiàn)最后一個輸出時鐘下降沿之間經(jīng)過的時間。			7	輸出時鐘周期
功耗特性
I_DD	內(nèi)核電源電流，不包括輸出驅(qū)動器	啟用一個 FOD，100MHz ≤ f_FOD ≤ 200MHz		57.5	79.9	mA
		啟用一個 FOD，200MHz < f_FOD ≤ 400MHz		67	90.7	mA
		啟用兩個 FOD，100MHz ≤ f_FOD ≤ 200MHz		81.1	105.8	mA
		啟用兩個 FOD，200MHz < f_FOD ≤ 400MHz		97.8	125.8	mA
I_DDO	每個輸出通道的輸出電源電流	1.8V LVCMOS。f_out = 50MHz		4.2	5	mA
		1.8V LVCMOS。f_out = 200MHz		11.7	13.4	mA
		2.5V LVCMOS。f_out = 50MHz		5.6	6.4	mA
		2.5V LVCMOS。f_out = 200MHz		15.3	17.3	mA
		3.3V LVCMOS。f_out = 50MHz		6.8	7.7	mA
		3.3V LVCMOS。f_out = 200MHz		19.2	21.7	mA
I_DDREF	REFCLK 電源電流	1.8V LVCMOS。f_out = 50MHz		3.4	3.9	mA
		1.8V LVCMOS。f_out = 200MHz		9.5	11.7	mA
		2.5V LVCMOS。f_out = 50MHz		4.7	5.3	mA
		2.5V LVCMOS。f_out = 200MHz		12.8	15.8	mA
		3.3V LVCMOS。f_out = 50MHz		5.9	6.6	mA
		3.3V LVCMOS。f_out = 200MHz		16.6	20.2	mA
PSNR 特性
PSNR_LVCMOS	LVCMOS 輸出的電源噪聲抑制⁽³⁾	10kHz		-76.7	-58.1	dBc
		50kHz		-80.9	-57.9	dBc
		100kHz		-81.8	-57	dBc
		500kHz		-84.3	-61.7	dBc
		1MHz		-97.6	-78.1	dBc
		5MHz		-104.3	-79	dBc
		10MHz		-108.7	-89.5	dBc
兩態(tài)邏輯輸入特性
V_IH-Pin2	引腳 2 的輸入高電壓		0.7 × V_DD		V_DD + 0.3	V
V_IL-Pin2	引腳 2 的輸入低電壓		GND – 0.3		0.3 × V_DD	V
V_IH-Pin1	引腳 1 的輸入高電壓		1.15		V_DD + 0.3	V
V_IL-Pin1	引腳 1 的輸入低電壓		-0.3		0.65	V
V_IH-Pin3,4	OTP_SEL[1:0] 的輸入高電壓		0.7 × V_DD		V_DD + 0.3	V
V_IL-Pin3,4	OTP_SEL[1:0] 的輸入低電壓		GND - 0.3		0.8	V
V_IH-Pin15	引腳 15 的輸入高電壓		0.65 × V_DD		V_DD + 0.3	V
V_IL-Pin15	引腳 15 的輸入低電壓		-0.3		0.4	V
R_{ext-up/down-Pin1,2}	引腳 1、2 的建議外部上拉或下拉電阻器		0	1	10	k?
R_{ext-up/down-Pin3,4,15}	引腳 3、4、15 的建議外部上拉或下拉電阻器		0	10	60	k?
t_R/t_F	OE 信號上升或下降時間				10	ns
C_in	輸入電容				3	pF

(1) 使用 10k? 外部上拉或下拉電阻器進行測試

(2) REFCLK 可以是來自 FOD0 或 FOD1 的 /2、/4、/8。兩個 FOD 均支持 100MHz 至 400MHz。

(3) 所有電源引腳都連接在一起。將 0.1μF 電容器放置在靠近每個電源引腳的位置。應用 50mVpp 紋波并測量時鐘輸出的雜散水平