產(chǎn)品詳情

Sample rate (max) (Msps) 800 Resolution (Bits) 9 Number of input channels 1 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 830 Architecture Folding Interpolating SNR (dB) 53.5 ENOB (Bits) 8.5 SFDR (dB) 64 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 800 Resolution (Bits) 9 Number of input channels 1 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 830 Architecture Folding Interpolating SNR (dB) 53.5 ENOB (Bits) 8.5 SFDR (dB) 64 Operating temperature range (°C) -40 to 85 Input buffer Yes
FCCSP (AAV) 144 100 mm2 10 x 10
  • ADC 內(nèi)核：
    • 分辨率：9 位
    • 非交錯式架構
    • 內(nèi)部抖動可減少高次諧波
  • 性能規(guī)格：
    • SNR（–1dBFS，97MHz）：53.5dBFS
    • ENOB（–1dBFS，97MHz）：8.51Bits
    • SFDR（–1dBFS，97MHz）：64dBFS
    • 本底噪聲（–20dBFS，97MHz）： –140.5dBFS/Hz
  • 滿量程輸入電壓：800mVPP-DIFF
  • 全功率輸入帶寬：6GHz
  • JESD204C 串行數(shù)據(jù)接口：
    • 總共支持 2 至 8 個（四通道/雙通道）或 1 至 4 個（單通道）串行器/解串器通道
    • 最大波特率：17.16Gbps
    • 64B/66B 和 8B/10B 編碼模式
    • 子類 1 支持確定性延遲
    • 與 JESD204B 接收器兼容
  • 可選的內(nèi)部采樣時鐘生成
    • 內(nèi)部 PLL 和 VCO (7.2–8.2GHz)
  • SYSREF 窗口可簡化同步
  • 四個時鐘輸出可簡化系統(tǒng)時鐘
    • FPGA 或相鄰 ADC 的參考時鐘
    • 串行器/解串器收發(fā)器的參考時鐘
  • 脈沖系統(tǒng)的時間戳輸入和輸出
  • 功耗 (800MSPS)：
    • 四通道：420mW/通道
    • 雙通道：555mW/通道
    • 單通道：840mW
  • 電源：1.1V、1.9V
  • ADC 內(nèi)核：
    • 分辨率：9 位
    • 非交錯式架構
    • 內(nèi)部抖動可減少高次諧波
  • 性能規(guī)格：
    • SNR（–1dBFS，97MHz）：53.5dBFS
    • ENOB（–1dBFS，97MHz）：8.51Bits
    • SFDR（–1dBFS，97MHz）：64dBFS
    • 本底噪聲（–20dBFS，97MHz）： –140.5dBFS/Hz
  • 滿量程輸入電壓：800mVPP-DIFF
  • 全功率輸入帶寬：6GHz
  • JESD204C 串行數(shù)據(jù)接口：
    • 總共支持 2 至 8 個（四通道/雙通道）或 1 至 4 個（單通道）串行器/解串器通道
    • 最大波特率：17.16Gbps
    • 64B/66B 和 8B/10B 編碼模式
    • 子類 1 支持確定性延遲
    • 與 JESD204B 接收器兼容
  • 可選的內(nèi)部采樣時鐘生成
    • 內(nèi)部 PLL 和 VCO (7.2–8.2GHz)
  • SYSREF 窗口可簡化同步
  • 四個時鐘輸出可簡化系統(tǒng)時鐘
    • FPGA 或相鄰 ADC 的參考時鐘
    • 串行器/解串器收發(fā)器的參考時鐘
  • 脈沖系統(tǒng)的時間戳輸入和輸出
  • 功耗 (800MSPS)：
    • 四通道：420mW/通道
    • 雙通道：555mW/通道
    • 單通道：840mW
  • 電源：1.1V、1.9V

ADC09xJ800 是一系列 9 位、800MSPS 四通道/雙通道/單通道模數(shù)轉換器 (ADC)，具有低功耗、高采樣率和 12 位分辨率，這些特性使得 ADC09xJ800 非常適合用于各種多通道通信和測試系統(tǒng)。

6GHz 的全功率輸入帶寬 (-3dB) 還支持 L 頻帶和 S 頻帶的直接射頻采樣。

包含許多時鐘功能以放寬系統(tǒng)硬件要求，例如帶有集成壓控振蕩器 (VCO) 的內(nèi)部鎖相環(huán) (PLL)，用于生成采樣時鐘。提供了四個時鐘輸出，以便對 FPGA 或 ASIC 的邏輯和串行器/解串器進行計時。為脈沖系統(tǒng)提供了時間戳輸入和輸出。

JESD204C 串行接口通過減少印刷電路板 (PCB) 布線量來減小系統(tǒng)尺寸。接口模式支持 2 至 8 個通道（雙通道和四通道器件）或 1 至 4 個通道（單通道器件）和高達 17.16Gbps 的串行器/解串器波特率，從而使每個應用能夠實現(xiàn)最佳配置。

ADC09xJ800 是一系列 9 位、800MSPS 四通道/雙通道/單通道模數(shù)轉換器 (ADC)，具有低功耗、高采樣率和 12 位分辨率，這些特性使得 ADC09xJ800 非常適合用于各種多通道通信和測試系統(tǒng)。

6GHz 的全功率輸入帶寬 (-3dB) 還支持 L 頻帶和 S 頻帶的直接射頻采樣。

包含許多時鐘功能以放寬系統(tǒng)硬件要求，例如帶有集成壓控振蕩器 (VCO) 的內(nèi)部鎖相環(huán) (PLL)，用于生成采樣時鐘。提供了四個時鐘輸出，以便對 FPGA 或 ASIC 的邏輯和串行器/解串器進行計時。為脈沖系統(tǒng)提供了時間戳輸入和輸出。

JESD204C 串行接口通過減少印刷電路板 (PCB) 布線量來減小系統(tǒng)尺寸。接口模式支持 2 至 8 個通道（雙通道和四通道器件）或 1 至 4 個通道（單通道器件）和高達 17.16Gbps 的串行器/解串器波特率，從而使每個應用能夠實現(xiàn)最佳配置。
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* 數(shù)據(jù)表 ADC09xJ800 具有 JESD204C 接口的四通道/雙通道/單通道、800MSPS、9 位模數(shù)轉換器 (ADC) 數(shù)據(jù)表 (Rev. A) PDF | HTML 英語版 (Rev.A) PDF | HTML 2024年 10月 31日
應用手冊 比較有源和無源高速/射頻模數(shù)轉換器前端 PDF | HTML 英語版 PDF | HTML 2025年 4月 22日
應用手冊 高速射頻 ADC 轉換器前端架構評估 PDF | HTML 英語版 PDF | HTML 2025年 4月 4日

設計和開發(fā)

如需其他信息或資源，請點擊以下任一標題進入詳情頁面查看（如有）。

評估板

ADC09QJ1300EVM — ADC09QJ1300 具有 JESD204C 接口的四通道 9 位 1.3GSPS ADC 評估模塊

ADC09QJ1300 評估模塊 (EVM) 用于評估 ADC09QJ1300-Q1 系列高速模數(shù)轉換器 (ADC)。該 EVM 裝配了 ADC09QJ1300-Q1，后者是一款具有 JESD204B 接口的 9 位四通道 1.3GSPS ADC，可評估 9 位系列中的所有采樣率和單通道、雙通道和四通道汽車類或工業(yè)級器件。
用戶指南: PDF
TI.com 上無現(xiàn)貨
評估板

TSW12QJ1600EVM — ADC12QJ1600-Q1 8 通道（兩個同步 4 通道）12 位 1.6GSPS JESD204C 接口 ADC 評估模塊

TSW12QJ1600 評估模塊 (EVM) 用于評估具有不同前端選項的 ADC12QJ1600-Q1 系列高速模數(shù)轉換器 (ADC)。該 EVM 裝配了雙通道 ADC12QJ1600-Q1（一個具有 JESD204B 接口的 12 位四通道 1.6GSPS ADC），可評估多個 ADC 同步和確定性延遲，并使用各種前端選項（交流耦合變壓器；具有 LMH32401 的直流耦合選項）測試 ADC 的性能。該設計還展示了如何通過從一個 ADC 到另一個 ADC 菊鏈式連接 PLL 基準輸出（PLLREFO+、PLLREFO-）來簡化時鐘方案，無需采用 JESD 器件通常需要的時鐘分配芯片。
用戶指南: PDF
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模擬工具

PSPICE-FOR-TI — PSpice? for TI 設計和仿真工具

PSpice? for TI 可提供幫助評估模擬電路功能的設計和仿真環(huán)境。此功能齊全的設計和仿真套件使用 Cadence? 的模擬分析引擎。PSpice for TI 可免費使用，包括業(yè)內(nèi)超大的模型庫之一，涵蓋我們的模擬和電源產(chǎn)品系列以及精選的模擬行為模型。

借助?PSpice for TI 的設計和仿真環(huán)境及其內(nèi)置的模型庫，您可對復雜的混合信號設計進行仿真。創(chuàng)建完整的終端設備設計和原型解決方案，然后再進行布局和制造，可縮短產(chǎn)品上市時間并降低開發(fā)成本。?

在?PSpice for TI 設計和仿真工具中，您可以搜索 TI (...)
發(fā)送申請
封裝 引腳 CAD 符號、封裝和 3D 模型
FCCSP (AAV) 144 Ultra Librarian

訂購和質量

包含信息：
  • RoHS
  • REACH
  • 器件標識
  • 引腳鍍層/焊球材料
  • MSL 等級/回流焊峰值溫度
  • MTBF/時基故障估算
  • 材料成分
  • 鑒定摘要
  • 持續(xù)可靠性監(jiān)測
包含信息：
  • 制造廠地點
  • 封裝廠地點

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