DSI Tuner 使用流程詳解

1. 打開軟件后，選擇對(duì)應(yīng)的器件，并點(diǎn)擊 OK，如圖2所示。
   圖 6 設(shè)備選擇
2. 輸入屏幕信息，如圖3所示。
   圖 7 屏幕信息輸入

   Panel Vendor& Panel Model: 輸入屏幕供應(yīng)商和屏幕型號(hào)。

   Resolution：水平像素?cái)?shù)×垂直線數(shù)。 當(dāng)輸入分辨率后，LVDS_HActive（水平有效像素?cái)?shù)）和 LVDS_VActive（垂直有效行數(shù)）會(huì)自動(dòng)更新。

   LVDS Mode：選擇 LVDS 輸出為單通道或雙通道。 對(duì)于 SN65DSI83，僅支持“單通道” LVDS 模式。

   Test Pattern：勾選這里會(huì)啟用測試圖案生成功能，僅用于調(diào)試。如果不需要發(fā)送測試圖案，不需要勾選。

3. Pixels and Lines 輸入

   輸入對(duì)應(yīng)的 LVDS 參數(shù)，需要根據(jù)屏幕的實(shí)際情況來填寫。這個(gè)信息在屏幕的規(guī)格書中能夠找到。

   圖 8 LVDS 信息輸入
4. Additional Panel Info

   FORMAT（格式）：在 Format 1和 Format 2 之間選擇。如果選擇了RGB666 數(shù)據(jù)作為 DSI 視頻模式，則必須選擇 Format 2，如圖5。如果從 DSI 接收到的是 RGB888 24 bpp 數(shù)據(jù)，并且選擇了18 bpp 的屏幕，同時(shí) CH*_24BPP_MODE 為 0（默認(rèn)值），則必須選擇 Format 1。關(guān)于Format 的詳細(xì)描述，見參考資料中的 SN65DSI83-Q1 的規(guī)格書。

   圖 9 其他信息輸入
   圖 10 6 LVDS Output Data (Format2); Single-Link 24 bpp
   圖 11 LVDS Output Data (Format1); Single-Link 24 bpp

   Data Enable Polarity（數(shù)據(jù)使能極性）、Horizontal Sync Polarity（水平同步極性）、Vertical Sync Polarity（垂直同步極性）和 Bits per Pixel（每像素位數(shù)）需要根據(jù)屏幕要求來選擇。

   1- 5 輸入完成后選擇 進(jìn)行下一步。

5. DSI 參數(shù)輸入

   所有與 DSI 相關(guān)的輸入信息都在這個(gè)窗口中輸入，如DSI Input窗口 所示。

   圖 12 DSI Input窗口
6. DSI Info輸入
   • 根據(jù)屏幕要求輸入窗口中的 LVDS 信息。
   • 選擇 DSI 通道模式：單通道、雙通道或兩個(gè)單通道。對(duì)于SN65DSI83 和 SN65DSI84，只有單通道模式是有效的。
   • 選擇左右 (LR) 或偶奇 (OE)：注意如果 DSI 通道模式不是雙通道，將會(huì)無法選擇。
   • 選擇是否啟用 LR CROP：是或否。通常需要禁用 LR CROP（選擇否）。
7. Pixels & Lines 輸入

   如Pixels & Lines輸入 所示。

   圖 13 Pixels & Lines輸入
8. Additional Channel Info
   圖 14 Additional Channel Info輸入
   • DSI DDR CLK rate（CLK）這欄輸入 DSI Channel A 的速率，其速率默認(rèn)等于 CLK 欄中的 DSI CH A CLK 的值（此時(shí) LVDS CLK 輸出參考 DSI CLK）。如果 CLK 中選擇 Ref CLK(LVDS CLK 參考外部時(shí)鐘)，則 DSI DDR CLK rate（CLK）這欄需要手動(dòng)寫對(duì)應(yīng)的 DSI CLOCK值。
   • DSI #of Lanes 選擇對(duì)應(yīng)的 DSI 通道數(shù)量：1~4。
   • DSI Video Mode 選擇 DSI 視頻模式：RGB666、RGB666 或 RGB888。
9. 時(shí)鐘配置

   此欄需輸入時(shí)鐘配置信息。DSI_TUNNR 軟件根據(jù)非突發(fā)模式的選擇計(jì)算 LVDS 時(shí)鐘速率（MHz）及建議的最低 DSI 時(shí)鐘速率。SN65DSI8x 可以配置為使用外部參考時(shí)鐘或 DSI Ch A CLK 作為 LVDS 時(shí)鐘源。如時(shí)鐘配置 所示。

   圖 15 時(shí)鐘配置
   • 在 “LVDS CLK (MHz)-nominal” 處輸入屏幕的 LVDS PCLK。
   • 選擇 LVDS 時(shí)鐘源：DSI 時(shí)鐘或參考時(shí)鐘。
   • 如果選擇了參考時(shí)鐘，需在 “Ref CLK(MHz)” 欄中輸入?yún)⒖紩r(shí)鐘頻率，然后選擇倍數(shù)（1-4）： 參考時(shí)鐘（MHz）× 倍數(shù) = LVDS CLK。如果選擇了DSI 時(shí)鐘，需在 “DSI Ch A CLK” 欄中輸入 DSI 通道 A 的時(shí)鐘頻率，然后選擇分頻（1-25），DSI DDR CLK rate (MHz) 會(huì)根據(jù)前面輸入的值自動(dòng)計(jì)算出結(jié)果。 完成所有信息輸入后，點(diǎn)擊確認(rèn)。
10. 輸出 Outputs

    所有參數(shù)都完成輸入后，點(diǎn)擊計(jì)算器圖標(biāo)，將會(huì)跳轉(zhuǎn)到輸出窗口。輸出窗口將輸出行時(shí)間（從 SYNC 到 SYNC）要求、最小 DSI 通道時(shí)鐘要求和基于實(shí)際 DSI 通道時(shí)鐘和實(shí)際速率的突發(fā)時(shí)間。這些結(jié)果對(duì)確保顯示器正確配置和時(shí)序同步至關(guān)重要，如輸出窗口 所示。

    圖 16 輸出窗口
    • Line Time (SYNC to SYNC) Requirement (us) 行時(shí)間

      Line time 代表了DSI 輸入端從一個(gè) HSYNC（或 VSYNC）到下一個(gè) HSYNC 行的時(shí)間要求。SoC 或者 GPU 等 DSI 信號(hào)源必須確保行時(shí)間符合本窗口計(jì)算出的行時(shí)間要求。

    • MIN DSI Ch* CLK REQUIREMENT (MHz) 最小 DSI 通道時(shí)鐘

      最小 DSI 通道時(shí)鐘需是指在行時(shí)間內(nèi)，采樣 DSI 數(shù)據(jù)所必需的最低 DSI 時(shí)鐘頻率。此值基于 DSI 速率和行時(shí)間計(jì)算得出。這個(gè)值等同于非突發(fā)操作模式下應(yīng)使用的 DSI 時(shí)鐘速率。

    • Data Burst Time 數(shù)據(jù)突發(fā)時(shí)間

      數(shù)據(jù)突發(fā)速率是根據(jù)實(shí)際的 DSI DDR CLK 速率和 DSI 數(shù)據(jù)量計(jì)算得出的。如果突發(fā)時(shí)間小于行時(shí)間，則剩余的行時(shí)間周期會(huì)用空白數(shù)據(jù)包填充。如果突發(fā)時(shí)間大于行時(shí)間，則需要增加 DSI DDR CLK 速率以滿足行時(shí)間要求。在非突發(fā)操作模式下，數(shù)據(jù)突發(fā)時(shí)間通常等于行時(shí)間；而在突發(fā)模式操作中，它則少于行時(shí)間。這種模式下發(fā)送 RGB 數(shù)據(jù)包的時(shí)間被壓縮，以留出更多的時(shí)間用來傳送其他的數(shù)據(jù)。

11. 完成配置后輸出結(jié)果

    結(jié)果計(jì)算結(jié)束后，在菜單欄選擇并選擇 Generate CSR List 能夠看到完整的 Control and Status Registers 列表。

    圖 17 工具菜單
    圖 18 輸出窗口

    為了方便用戶配置，選擇對(duì)應(yīng)的按鍵可以保持對(duì)應(yīng)的寄存器配置文本。

    注意：PLL_EN位和SOFT_RESET位沒配置，需要用戶按照數(shù)據(jù)手冊中推薦的順序來設(shè)置。

    圖 19 輸出的寄存器文本