4 輸入?yún)?shù)約束

在熔斷保險絲之前，必須固定輸入?yún)?shù)，包括輸入時鐘頻率、ADC 速率、DAC 速率、NCO 頻率、SERDES 通道速率、接口速率。如果輸入時鐘頻率發(fā)生變化，PLL 校準(zhǔn)值也會隨之改變。SERDES 的校準(zhǔn)會隨通道速率和鏈路配置而變化。SERDES 會自動調(diào)整為時序裕度設(shè)計的時序，因此可適應(yīng)任何微小變化（在限制范圍內(nèi)）。但是，在模塊化系統(tǒng)中，AFE 和 FPGA 可位于不同的電路板上。如果后端板卡（與已校準(zhǔn)板卡相比）發(fā)生更換且鏈路均衡參數(shù)不同，則可能需要對 JESD 鏈路重新進行均衡調(diào)整。