ZHCSMB1H August 1999 – March 2025
PRODUCTION DATA
請(qǐng)參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
圖 5-1 TPS3123/TPS3128:DBV 封裝
圖 5-3 TPS3125/TPS3126:DBV 封裝
圖 5-2 TPS3124:DBV 封裝| 引腳 | I/O | 說明 | |||
|---|---|---|---|---|---|
| 引腳編號(hào) | TPS3123 TPS3128 | TPS3124 | TPS3125 TPS3126 | ||
| 1 | RESET | RESET | RESET | O | 低電平有效輸出復(fù)位信號(hào):當(dāng) VDD 電壓降至負(fù)電壓閾值 (VIT-) 以下時(shí),該引腳被驅(qū)動(dòng)為邏輯低電平。VDD 電壓升至高于 VIT+ = VIT- + VHYS 后,RESET 在延遲時(shí)間 (tD) 內(nèi)保持低電平(置為有效)。 |
| 2 | GND | GND | GND | - | 接地 |
| 3 | MR | - | - | I | 手動(dòng)復(fù)位:將此引腳拉至邏輯低電平,以將 RESET 輸出引腳中的復(fù)位信號(hào)置為有效。在 MR 引腳保持懸空或拉至邏輯高電平后,RESET 輸出在復(fù)位延遲時(shí)間 (tD) 結(jié)束后置為無效并返回標(biāo)稱狀態(tài)。 |
| 3 | - | 復(fù)位 | 復(fù)位 | O | 高電平有效輸出復(fù)位信號(hào):當(dāng) VDD 電壓降至負(fù)電壓閾值 (VIT-) 以下時(shí),該引腳被驅(qū)動(dòng)至邏輯高電平。VDD 電壓升至高于 VIT+ = VIT- + VHYS 后,RESET 在延遲時(shí)間 (tD) 內(nèi)保持高電平(置為有效)。 |
| 4 | WDI | WDI | MR | I | 看門狗計(jì)時(shí)器輸入:如果 WDI 保持高電平或低電平的時(shí)間超過超時(shí)周期,則會(huì)觸發(fā)復(fù)位。當(dāng)復(fù)位生效或 WDI 出現(xiàn)上升沿或下降沿時(shí),計(jì)時(shí)器將清零。 |
| 5 | VDD | VDD | VDD | I | 輸入電源電壓:電源電壓引腳。良好的模擬設(shè)計(jì)做法是在此引腳附近放置一個(gè) 0.1μF 的陶瓷電容器。 |