ZHCSUQ6W January 1993 – December 2024 SN54LVC74A , SN74LVC74A
PRODUCTION DATA
請參考 PDF 數(shù)據(jù)表獲取器件具體的封裝圖。
預設 (PRE) 或清零 (CLR) 輸入端的低電平會設置或復位輸出，不受其他輸入端的電平的影響。當 PRE 和 CLR 處于非活動狀態(tài)（高電平）時，數(shù)據(jù) (D) 輸入處滿足設置時間要求的數(shù)據(jù)將傳輸?shù)綍r鐘脈沖正向緣上的輸出處。時鐘觸發(fā)出現(xiàn)在一個特定電壓電平上，并且不與時鐘脈沖的上升時間直接相關。經(jīng)過保持時間間隔后，可以更改 D 輸入端的數(shù)據(jù)而不影響輸出端的電平。