ZHCSYT4 August 2025 LMKDB1202 , LMKDB1204
PRODUCTION DATA
| 圖例 | ||
|---|---|---|
| 時鐘輸入 | 時鐘輸出 | POWER |
| GND | 邏輯控制/狀態(tài) | 無連接 |
| 引腳 | 類型(1) | 說明 | |
|---|---|---|---|
| 名稱(2)(3) | 編號 | ||
| 時鐘輸入 | |||
| CLKIN0_P | 2 | I | 差分時鐘輸入 0。 |
| CLKIN0_N | 3 | I | |
| CLKIN1_P | 5 | I | 差分時鐘輸入 1。 |
| CLKIN1_N | 6 | I | |
| 時鐘輸出 | |||
| CLK0_P | 23 | O | LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。 |
| CLK0_N | 24 | O | |
| CLK1_P | 20 | O | LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。 |
| CLK1_N | 21 | O | |
| CLK2_P | 13 | O | LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。 |
| CLK2_N | 14 | O | |
| CLK3_P | 10 | O | LP-HCSL 差分時鐘輸出 0。如果未使用，則不連接。 |
| CLK3_N | 11 | O | |
| POWER | |||
| VDDA | 18 | P | 模擬電源。建議進行額外的電源濾波。有關詳細信息，請參閱 節(jié) 10.3。 |
| VDD_IN0 | 4 | P | CLKIN0 的電源 |
| VDD_IN1 | 7 | P | CLKIN1 的電源 |
| VDD_DIG | 26 | P | 數(shù)字的電源 |
| VDDO_BANK1 | 12 | P | 輸出組 1 的電源（OUT4 至 OUT7）。 |
| VDDO_BANK0 | 22 | P | 輸出組 0 的電源（OUT0 至 OUT3）。 |
| GND | 27 | G | 器件接地端。 |
| 散熱焊盤 (GND) | Pad | G | 器件接地，散熱焊盤。 |
| 邏輯控制/狀態(tài) | |||
| ^OE0# | 25 | I | 控制 CLK0 的低電平有效輸入。內(nèi)部上拉電阻。 0 = 輸出有效，1 = 輸出無效 |
| ^OE1# | 19 | I | 控制 CLK1 的低電平有效輸入。內(nèi)部上拉電阻。 0 = 輸出有效，1 = 輸出無效 |
| ^OE2# | 16 | I | 控制 CLK2 的低電平有效輸入。內(nèi)部上拉電阻。 0 = 輸出有效，1 = 輸出無效 |
| ^OE3#/SMB_CLK | 9 | I | CLK3 低電平有效/SMBus 時鐘的輸出使能。內(nèi)部上拉電阻。功能由上電時引腳 15 (SMB_EN) 的狀態(tài)決定。當用作 SMBus 時鐘引腳時，需要外部上拉電阻。如果未使用，則不連接。 |
| ^vCLKIN_SEL_tri/SMB_DATA | 8 | I | 3 級時鐘輸入選擇/SMBus 數(shù)據(jù)。內(nèi)部上拉和下拉電阻。功能由上電時引腳 15 (SMB_EN) 的狀態(tài)決定。 當用作 CLKIN_SEL_TRI 引腳時： 低電平 = CLKIN0 進入所有輸出 中電平 = CLKIN0 進入組 0，CLKIN1 進入組 1 高電平 = CLKIN1 進入所有輸出 當用作 SMBus 數(shù)據(jù)引腳時，需要外部上拉電阻。 |
| vPWRGD/PWRDN# | 1 | I | 電源正常/斷電低電平有效。多功能輸入引腳。內(nèi)部下拉電阻。 在第一次從低電平轉(zhuǎn)換到高電平時，用作電源正常引腳以啟動器件 在隨后的低電平/高電平轉(zhuǎn)換中，用作斷電低電平有效引腳，控制器件進入或退出斷電模式。 低電平 = 斷電模式 高電平 = 正常運行模式 |
| vSMB_EN | 15 | I | SMBus 使能。內(nèi)部下拉電阻。上電后請勿更改該引腳的狀態(tài)。 上電時為低電平 = 禁用 SMBus。引腳 8 是 CLKIN_SEL_tri，引腳 9 是 OE3#。 上電時為高電平 = 啟用 SMBus。引腳 8 是 SMB_DATA，引腳 9 是 SMB_CLK。 |
| vZOUT_SEL | 28 | I | LP-HCSL 差分時鐘輸出阻抗選擇。內(nèi)部下拉電阻。 低電平 = 85Ω。 高電平 = 100Ω。 |
| LOS# | 17 | O | 輸入時鐘信號丟失低電平有效/無連接。開漏。需要外部上拉電阻。 低電平 = 輸入時鐘無效。 高電平 = 輸入時鐘有效。 |
| 圖例 | ||
|---|---|---|
| 時鐘輸入 | 時鐘輸出 | POWER |
| GND | 邏輯控制/狀態(tài) | 無連接 |
| 引腳 | 類型(1) | 說明 | |
|---|---|---|---|
| 名稱(2)(3) | 編號 | ||
| 時鐘輸入 | |||
| CLKIN0_P | 1 | I | 差分時鐘輸入 0。 |
| CLKIN0_N | 2 | I | |
| CLKIN1_P | 4 | I | 差分時鐘輸入 1。 |
| CLKIN1_N | 5 | I | |
| 時鐘輸出 | |||
| CLK1_P | 16 | O | LP-HCSL 差分時鐘輸出 1。如果未使用，則不連接。 |
| CLK1_N | 17 | O | |
| CLK2_P | 9 | O | LP-HCSL 差分時鐘輸出 2。如果未使用，則不連接。 |
| CLK2_N | 10 | O | |
| POWER | |||
| VDD | 14 | P | 模擬電源。建議進行額外的電源濾波。有關詳細信息，請參閱 節(jié) 10.3。 |
| VDD_IN0 | 3 | P | CLKIN0 的電源 |
| VDD_IN1 | 6 | P | CLKIN1 的電源 |
| VDD_DIG | 19 | P | 數(shù)字的電源 |
| VDDO_BANK1 | 8 | P | 輸出組 1 的電源。 |
| VDDO_BANK0 | 18 | P | 輸出組 0 的電源。 |
| GND | 20 | G | 器件接地端。 |
| 散熱焊盤 (GND) | Pad | G | 器件接地，散熱焊盤。 |
| 邏輯控制/狀態(tài) | |||
| ^OE1# | 15 | I | 控制 CLK1 的低電平有效輸入。內(nèi)部上拉電阻。 0 = 輸出有效，1 = 輸出無效 |
| ^OE2# | 12 | I | 控制 CLK2 的低電平有效輸入。內(nèi)部上拉電阻。 0 = 輸出有效，1 = 輸出無效 |
| ^vCLKIN_SEL_tri | 7 | I | 3 級時鐘輸入選擇。內(nèi)部上拉和下拉電阻。 低電平 = CLKIN0 進入所有輸出 中電平 = CLKIN0 進入組 0，CLKIN1 進入組 1 高電平 = CLKIN1 進入所有輸出 |
| vZOUT_SEL | 11 | I | LP-HCSL 差分時鐘輸出阻抗選擇。內(nèi)部下拉電阻。 低電平 = 85Ω。 高電平 = 100Ω。 |
| LOS# | 13 | O | 輸入時鐘信號丟失低電平有效/無連接。開漏。需要外部上拉電阻。 低電平 = 輸入時鐘無效。 高電平 = 輸入時鐘有效。 |