ZHCSU83A December 2023 – February 2025 LMK5C33414AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準輸入多路復用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8 PLL 關系
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復用器
- 8.3.11 輸出通道多路復用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
8.2.2.2 級聯 DPLL 運行模式
圖 8-4 顯示了從 DPLL3 和 BAW APLL 級聯到其他 DPLLx 的示例。在此示例中、DPLL3 是主同步 DPLL。另一個 DPLLx 是級聯的 DPLL。
DPLL 的級聯可提供與 DPLL3 同步的低抖動純凈輸出時鐘。當所有啟用的 DPLL 和 APLL 都被鎖定時，所有啟用的輸出都會同步到主同步 DPLL 選擇的基準。
當不存在有效的基準輸入時，每個 APLL 都會將 VCO 頻率鎖定到外部 XO 輸入，并在自由運行模式下運行。
檢測到有效的 DPLL 基準輸入后，主 DPLL 就會開始鎖采集。DPLL TDC 會將所選基準輸入時鐘的相位與來自相應 VCO 的 FB 分頻器時鐘進行比較，并生成一個與相位誤差對應的數字校正字。此校正字由 DLF 進行濾波，而 DLF 輸出會調整 APLL N 分頻器分子以將 VCO 頻率鎖定到基準輸入。
DPLL3 鎖定狀態(tài)不一定會影響其他 DPLLx 鎖定狀態(tài)。如果 BAW APLL 處于自由運行模式或保持模式，并且 VCBO 頻率偏移 ppm 值仍在其他 DPLLx 的有效基準條件內，則級聯的 DPLLx 和配對的 APLLx 能夠在跟隨與 BAW APLL. 相同的頻率偏移的同時保持鎖定狀態(tài)。請注意，在級聯 DPLL 模式下，鎖定 DPLL3 后將實現最佳抖動性能和頻率穩(wěn)定性。
圖 8-4 DPLL 級聯模式