ZHCSXV4A September 2024 – March 2025 DRV81080-Q1
PRODUCTION DATA
| 引腳 | 類型 | 說(shuō)明 | |
|---|---|---|---|
| 名稱 | 編號(hào) | ||
| VM | 20 | P | 功率級(jí)和保護(hù)電路的模擬電源電壓 |
| VM1 | 9 | P | FET 漏極電流的電源電壓(通道 0、2、4 和 6) |
| VM2 | 16 | P | FET 漏極電流的電源電壓(通道 1、3、5 和 7) |
VDD | 24 | P | SPI 數(shù)字電源電壓 |
GND | 5 | G | 接地引腳 |
| nSCS | 1 | I | 串行芯片選擇。此引腳上的低電平有效支持串行接口通信。集成上拉至 VDD。 |
| SCLK | 2 | I | 串行時(shí)鐘輸入。串行數(shù)據(jù)會(huì)移出并在此引腳上的相應(yīng)上升沿和下降沿被捕捉。集成下拉至 GND。 |
SDI | 3 | I | 串行數(shù)據(jù)輸入。在 SCLK 的下降沿捕捉數(shù)據(jù)。集成下拉至 GND。 |
SDO | 4 | O | 串行數(shù)據(jù)輸出。在 SCLK 的上升沿移出數(shù)據(jù)。 |
nSLEEP | 21 | I | 邏輯高電平激活空閑模式。集成下拉至 GND。 |
IN0 | 23 | I | 默認(rèn)連接到通道 2 且處于跛行回家模式。集成下拉至 GND。 |
IN1 | 22 | I | 默認(rèn)連接到通道 3 且處于跛行回家模式。集成下拉至 GND |
OUT0_HS | 6 | O | 高側(cè) FET 的源極(通道 0) |
OUT2_HS | 8 | O | 高側(cè) FET 的源極(通道 2) |
OUT4_HS | 10 | O | 高側(cè) FET 的源極(通道 4) |
| OUT6_HS | 11 | O | 高側(cè) FET 的源極(通道 6) |
OUT7_HS | 14 | O | 高側(cè) FET 的源極(通道 7) |
OUT5_HS | 15 | O | 高側(cè) FET 的源極(通道 5) |
OUT3_HS | 17 | O | 高側(cè) FET 的源極(通道 3) |
OUT1_HS | 19 | O | 高側(cè) FET 的源極(通道 1) |
| NC | 7、12、13、18 | - | 無(wú)連接,內(nèi)部未綁定 |
PAD | - | - | 外露焊盤。將外露焊盤連接至 PCB 接地以用于冷卻和 EMC。 |