ZHCSY91 May 2025 LMK5C23208A
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細(xì)說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時(shí)鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 8.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2）
- 8.3.8.7 APLL VCO 時(shí)鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時(shí)鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時(shí)鐘輸出驅(qū)動(dòng)器
- 8.3.16 時(shí)鐘輸出連接和端接
- 8.3.17 無毛刺輸出時(shí)鐘啟動(dòng)
- 8.3.18 LOL 期間輸出自動(dòng)靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時(shí)計(jì)數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實(shí)施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機(jī)械、封裝和可訂購信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.2.1 PLL 架構(gòu)概述
圖 8-2 展示了 LMK5C23208A 中實(shí)現(xiàn)的 PLL 架構(gòu)。超低抖動(dòng)通道包括數(shù)字 PLL (DPLL3) 和具有集成 VCBO (VCO3) 的 BAW APLL (APLL3)。具有集成 LC VCO (VCO2) 的 APLL2 可生成第二個(gè)低抖動(dòng)時(shí)鐘頻率域。APLL2 反饋 N 分頻器分子可由 DPLL2 控制。具有集成 LC VCO (VCO1) 的 APLL1 可用作第三個(gè)時(shí)鐘生成域。
DPLL 包括時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)、數(shù)字環(huán)路濾波器 (DLF) 和具有 Σ-Δ 調(diào)制器 (SDM) 的可編程 40 位分?jǐn)?shù)反饋 (FB) 分頻器。APLL 包括基準(zhǔn) (R) 分頻器、相位頻率檢測器 (PFD)、環(huán)路濾波器 (LF)、具有 SDM 的分?jǐn)?shù)反饋 (N) 分頻器和 VCO。
每個(gè) DPLL 都有一個(gè)基準(zhǔn)選擇多路復(fù)用器，使 DPLL 可以鎖定到 APLL 的另一個(gè) VCO 域 (級(jí)聯(lián) DPLL 運(yùn)行模式) 或鎖定到基準(zhǔn)輸入 (獨(dú)立 DPLL 運(yùn)行模式)，從而在跨多個(gè)時(shí)鐘域進(jìn)行頻率和相位控制方面提供獨(dú)特的靈活性。級(jí)聯(lián)架構(gòu)為跨多個(gè)時(shí)鐘域的頻率和相位控制混合同步提供了獨(dú)特的靈活性。
每個(gè) APLL 都有一個(gè)基準(zhǔn)選擇多路復(fù)用器，允許 APLL 鎖定到 XO 輸入或另一個(gè) APLL 的級(jí)聯(lián)分頻器輸出 (APLL 與 DPLL 級(jí)聯(lián))。
不要將一個(gè) VCO 輸出級(jí)聯(lián)到同一個(gè) DPLL+APLL 對(duì)的 DPLL 基準(zhǔn)和 APLL 基準(zhǔn)。
當(dāng)鎖定到輸入基準(zhǔn)時(shí)，每個(gè) APLL 都有一個(gè)可由 DPLL 控制的固定 40 位分母。當(dāng)一個(gè)或多個(gè) APLL 在僅 APLL 模式下運(yùn)行但在沒有 DPLL 控制時(shí)，還可以選擇一個(gè)可編程的 24 位分母來合成精確的頻率比。在實(shí)現(xiàn)頻域之間的混合同步或級(jí)聯(lián)時(shí)，TI 建議使用可編程的 24 位分母，以便在沒有 DPLL 控制的情況下保持 0ppm 頻率誤差。
為了省電，必須禁用（斷電）任何未使用的 DPLL 或 APLL。APLL 的每個(gè) VCO 使用各自的 VCO 后分頻器來驅(qū)動(dòng)時(shí)鐘分配塊。如果 VCBO 的后分頻器設(shè)置為 1，則會(huì)旁路掉后分頻器，由 VCBO 直接向輸出時(shí)鐘分配塊進(jìn)行饋電。
圖 8-2 PLL 架構(gòu)以下各節(jié)介紹了 DPLL 和 APLL 的基本工作原理。有關(guān)包括保持模式在內(nèi)的 PLL 工作模式的更多詳細(xì)信息，請(qǐng)參閱 DPLL 運(yùn)行狀態(tài)。